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參數(shù)資料
| 型號(hào)： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 97/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Local Bus Interface
Local Bus Parity
Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
87
The four parity bits are generated according to Table 16:
8.5.3
Local Bus Parity Checking
Each LCLK cycle, the EPC checks parity on the local bus and drives the SCL/LPERR signal
accordingly on the next cycle. Consequently, the SCL/LPERR signal must be qualified to
allow only valid regions of address space to be checked. Figure 45 shows the relationship
between data, parity and the parity error output. Note that the parity error output LPERR
lags the parity and data by one clock.
The local bus parity feature is intended for use only with local master cycles. That is,
LPAR[3:0] are driven with valid parity information when the EPC is performing a write cycle
as the local bus master. While parity is always being checked by the internal circutry, the
only relavent cycles where parity checking is valid are EPC local bus master read cycles
where the slave device is something like 36 bit DRAM. Parity is not generated for access to
the EPC by an external master.
Figure 45: Timing Relationship Between Parity, Data and the Parity Error Output
The circuit in Figure 46 is an example of how the LPERR signal should be qualified to
generate a high priority interrupt to signal a parity error to the local processor.
Table 16: Relationship between Parity Output Signals and Output Data
LPAR3
xor(LD[31:24], POE
a
)
a.POE bit of the SYSTEM register (Parity Odd/Even)
LPAR2
xor(LD[23:16], POE)
LPAR1
xor(LD[15:8], POE)
LPAR0
xor(LD[7:0], POE)
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