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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 163/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Register Descriptions
Register Map
Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
153
FIFO_CFG: FIFO CONFIGURATION REGISTER
Mnemonic:
FIFO_CFG
Offset:
70H
Size:
16 bits
FIFO_CFG
Description
Bits
Mnemonic
Type
Reset
Value
0H
15-14
PBRST_MAX
FRW
PCI Bus Maximum Burst Size :
00 =4 Words
01 =8 Words
Write FIFO drain strategy for PCI Bus Write to Local Bus Aperture
0 and 1:
00 = Assert Local bus request immediately whenever the
corresponding FIFO is not empty
01 = Assert Local bus request when the FIFO not empty and the
PCI cycle filling it has finished
a
10 = Assert Local bus request whenever the PCI bus to Local
corresponding FIFO has 3 or more words of data pending
11 = Assert Local bus request whenever the PCI bus to Local
FIFO has 3 or more words of data pending; orthe FIFO is not
empty and the PCI cycle filling it has finished
Read FIFO fill strategy for PCI Bus Read from Local Bus
Aperture 1:
00 = Assert Local bus request whenever the corresponding read
FIFO is not full (room for 1 or more words available).
01 = Assert Local bus request whenever the corresponding read
FIFO is at most half full (room for 2 or more words available).
10 = Assert Local bus request whenever the corresponding FIFO
is empty
11 = reserved
FIFO control for PCI Bus Read from Local Bus Aperture 0: see
description under PCI_RD_LB1, above.
Local Bus Maximum Burst Size:
00 =4 Words
01 =8 Words
FIFO control for Local Bus Write to PCI Bus Aperture 0 and 1:
00 = Assert PCI bus request immediately whenever the
corresponding FIFO is not empty
01 = Assert PCI bus request when the FIFO not empty and the
LB cycle filling it has finished
10 = Assert PCI bus request whenever the Local bus to PCI
corresponding FIFO has 3 or more words of data pending
11 = Assert PCI bus request whenever the Local bus to PCI
corresponding FIFO has 3 or more words of data pending; or the
FIFO is not empty and LB cycle filling it has finished
FIFO control for Local Bus Read from PCI Bus Aperture 1:
00 = Assert PCI bus request whenever the corresponding read
FIFO is not full (room for 1 or more words available)
01 = Assert PCI bus request whenever the corresponding read
FIFO is at most half full (room for 2 or more words available).
10 = Assert PCI bus request whenever the corresponding FIFO is
empty
11 = reserved
FIFO control for Local Bus Read from PCI Bus Aperture 0: see
description under LB_RD_PCI1, above.
10 =16 Words
11 =256 Words
13-12
PCI_WR_LB
FRW
0H
a.The cycle filling the FIFO could be a DMA read or slave write
b.Has no effect on DMA transfers.
11-10 PCI_RD_LB1
b
FRW
0H
9-8
PCI_RD_LB0
b
FRW
7-6
LBRST_MAX
FRW
0H
10 =16 Words
11 =256 Words
5-4
LB_WR_PCI
FRW
0H
3-2
LB_RD_PCI1
b
FRW
0H
1-0
LB_RD_PCI0
b
FRW
0H
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