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參數(shù)資料
| 型號(hào)： | IP100 |
| 英文描述： | PCI 10/100M Single Chip Ethernet Controller |
| 中文描述： | 單芯片的PCI個(gè)10/100M以太網(wǎng)控制器 |
| 文件頁(yè)數(shù)： | 26/92頁(yè) |
| 文件大?。?/td> | 2801K |
| 代理商： | IP100 |
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IP100
Copyright
2003, IC Plus Corp.
All rights reserved.
Preliminary, Specification subject to change without notice.
26/92
IP100-DS-R03
May 27, 2003
BIT
6
5
BIT NAME
savepw_a_en
r19_pd_ok
R/W
R/W
R
BIT DESCRIPTION
Save power enable for analog.
0 = Parallel detection OK.
1 = Parallel detection fail.
Reserved for future use.
0 = Repeater mode.
1 = DTE mode.
Reserved for future use.
4
3
Reserved
Repeater
N/A
R/O
2..0
Reserved
N/A
10.1.10 100BASE-TX Status
Class............................. PHY Registers
Access Method ............. Accessed through PhyCtrl register
Register Address .......... 0x14
Default .......................... 0x0010
Width ............................ 16 bits
BIT
BIT NAME
15
100TX_fdx
14
100TX_hdx
13
10BT_fdx
12
10BT_hdx
11..10
Reserved
9
fef_on
8..4
phyaddr[4:0]
3..2
Reserved
1
r20_digital_lpbk
R/W
R
R
R
R
N/A
R
R
N/A
R/W
BIT DESCRIPTION
Nway select 100Base-TX full duplex.
Nway select 100Base-TX half duplex.
Nway select 10BaseT full duplex.
Nway select 10BaseT half duplex.
Reserved for future use.
Far end fault function enabled.
PHY address bits 4 through 0.
Reserved for future use.
Loopback. If r20_digital_lpbk is a logic 1, the IP100 will not transmit
data onto the network. All data received on the transmit interface,
will be placed on the receive interface.
Speed up fiber module link speed for testing.
0
fiber_testing
R/W
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IP101 | PHY 10/100M Single Chip Fast Ethernet Transceiver |
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