參數(shù)資料
型號: AM79C965KCW
廠商: ADVANCED MICRO DEVICES INC
元件分類: 微控制器/微處理器
英文描述: 3 CHANNEL(S), LOCAL AREA NETWORK CONTROLLER, PQFP16
封裝: PLASTIC, QFP-160
文件頁數(shù): 174/220頁
文件大?。?/td> 1197K
代理商: AM79C965KCW
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P R E L I M I N A R Y
AMD
57
Am79C965
Initialization Block DMA Transfers
During execution of the PCnet-32 controller bus master
initialization
procedure,
the
PCnet-32
controller
microcode will repeatedly request DMA transfers from
the BIU. During each of these initialization block DMA
transfers, the BIU will perform two data transfer cycles
(eight bytes) and then it will relinquish the bus (see Fig-
ure 8). The two transfers within the mastership period
will always be read cycles to ascending contiguous ad-
dresses. The two transfers in each initialization block
DMA transfer will never be executed using linear burst
mode. In 32-bit software mode, the number of bus mas-
tership periods needed to complete the initialization pro-
cedure is 4. There are 7 doublewords to transfer during
the bus master initialization procedure, so four bus mas-
tership periods are needed in order to complete the in-
itialization sequence. Note that the last doubleword
transfer of the last bus mastership period of the initiali-
zation sequence accesses an unneeded location. Data
from this transfer is discarded internally.
If a bus preemption event occurs during an initialization
block DMA transfer, then the PCnet-32 controller will
complete both of the two data transfer cycles of the in-
itialization block DMA transfer before releasing the
HOLD signal and relinquishing the bus.
When SSIZE32 = 0 (CSR58[8]/BCR20[8]), then the
number of bus mastership periods needed to complete
the initialization procedure is 3 or 4.
18219B-11
ADS
Ti
BCLK
T1
T2
T1
T2
Ti
A4–A31,
M/
IO, D/C
A2–A3,
BE0–BE3
RDYRTN
W/
R
BRDY
BLAST
D0–D31
Ti
To
PCnet-32
To
PCnet-32
IADDi
IADDi+4
IADDi
IADDi+4
Figure 8. Initialization DMA Transfer
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PDF描述
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