參數(shù)資料
型號： AM79C965KCW
廠商： ADVANCED MICRO DEVICES INC
元件分類： 微控制器/微處理器
英文描述： 3 CHANNEL(S), LOCAL AREA NETWORK CONTROLLER, PQFP16
封裝： PLASTIC, QFP-160
文件頁數(shù)： 83/220頁
文件大?。?/td> 1197K
代理商： AM79C965KCW
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P R E L I M I N A R Y
AMD
173
Am79C965
Transmit Descriptors
When SSIZE32 = 0 (BCR 20[8]), then the software
structures are defined to be 16 bits wide, and transmit
descriptors look as shown in Table 61.
PCnet-32 reference names within the table above refer
to the descriptor definitions given in text below. Since
the text descriptions are for 32-bit descriptors, the table
above shows the mapping of the 32-bit descriptors into
the 16-bit descriptor space. Since 16-bit descriptors are
a subset of the 32-bit descriptors, some portions of the
32-bit descriptors may not appear in Table 61.
When SSIZE32 = 1 (BCR 20[8]), then the software
structures are defined to be 32 bits wide, and transmit
descriptors look as shown in Table 62.
Table 61. Transmit Descriptor (SSIZE32 = 0)
LANCE
Descriptor
Designation
Address
Bits 15-0
Bits 15-8
Bits 7-0
CRDA+00
TMD0
TMD0[15:0]
CRDA+02
TMD1
TMD1[31:24]
TMD0[23:16]
CRDA+04
TMD2
TMD1[15:0]
CRDA+06
TMD3
TMD2[15:0]
PCnet-32
Descriptor Designation
Table 62. Transmit Descriptor (SSIZE32 = 1)
PCnet-32
Descriptor
Designation
Address
Bits 31-24
Bits 23-16
Bits 15-8
Bits 7-0
Bits 31-0
CTDA+00
*NA
TMD1[7:0]
TMD0[15:8]
TMD0[7:0]
TMD0
CTDA+04
TMD1[15:8]
*NA
TMD2[15:8]
TMD2[7:0]
TMD1
CTDA+08
TMD3[15:8]
TMD3[7:0]
*NA
TMD2
CTDA+0C
*NA
TMD3
LANCE
Descriptor Designation
*NA = These 8 bits do not exist in any LANCE descriptor.
The Transmit Descriptor Ring Entries (TDREs) are com-
posed of 4 transmit message descriptors (TMD0-
TMD3). Together they contain the following information:
s The address of the actual message data buffer in
user or host memory.
s The length of the message buffer.
s Status information indicating the condition of the
buffer. The eight most significant bits of TMD1
(TMD1[31:24]) are collectively termed the STATUS
of the transmit descriptor.
TMD0
Bit
Name
Description
31-0
TBADR
Transmit Buffer address. This
field contains the address of the
transmit buffer that is associated
with this descriptor.
TMD1
Bit
Name
Description
31
OWN
This bit indicates that the de-
scriptor entry is owned by the
host
(OWN=0)
or
by
the
PCnet-32 controller (OWN=1).
The host sets the OWN bit after
filling the buffer pointed to by the
descriptor entry. The PCnet-32
controller clears the OWN bit af-
ter transmitting the contents of
the buffer. Both the PCnet-32
controller and the host must not
alter a descriptor entry after it has
relinquished ownership.
30
ERR
ER is the OR of UFLO, LCOL,
LCAR, or RTRY. ERR is set by
the
PCnet-32
controller
and
cleared by the host. This bit is set
in the current descriptor when the
error occurs, and therefore may
be set in any descriptor of a
chained buffer transmission.
29
ADD_FCS /
Bit 29 functions as ADD_FCS
NO_FCS
when programmed for the default
I/O style of PCnet-ISA and when
programmed for the I/O style
PCnet-32 controller. Bit 29 func-
tions as NO_FCS when pro-
grammed for the I/O style ILACC.
ADD_FCS
ADD_FCS dynamically controls
the generation of FCS on a frame
by frame basis. It is valid only if
the
STP
bit
is
set.
When
ADD_FCS is set, the state of
DXMTFCS
is
ignored
and
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PDF描述
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