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參數(shù)資料
| 型號(hào)： | AM79C965KCW |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 3 CHANNEL(S), LOCAL AREA NETWORK CONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 99/220頁 |
| 文件大?。?/td> | 1197K |
| 代理商： | AM79C965KCW |
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AMD
P R E L I M I N A R Y
188
Am79C965
SWITCHING CHARACTERISTICS: GPSI
Notes:
1. CLSN must be asserted for a continuous period of 110 nsec or more. Assertion for less than 110 nsec period may or may
not result in CLSN recognition.
2. RXCRS should meet jitter requirements of IEEE 802.3 specification.
3. CLSN assertion before 51.2
sec will be indicated as a normal collision. CLSN assertion after 51.2 sec will be
considered as a Late Receive Collision.
Parameter
Symbol
Parameter Description
Test Conditions
Min
Max
Unit
Transmit Timing
tGPT1
STDCLK period (802.3 Compliant)
99.99
100.01
ns
tGPT2
STDCLK High Time
40
60
ns
tGPT3
TXDAT and TXEN delay from
↑ STDCLK
0
70
ns
tGPT4
RXCRS setup before
↑ STDCLK (Last Bit)
210
ns
tGPT5
RXCRS hold after
↓ TXEN
0
ns
tGPT6
CLSN active time to trigger collision
(Note 1)
110
ns
tGPT7
CLSN active to
↓ RXCRS to prevent
0
ns
LCAR assertion
tGPT8
CLSN active to
↓ RXCRS for SQE
0
4.0
s
Hearbeat Window
tGPT9
CLSN active to
↑ RXCRS for normal collision
0
51.2
s
Receive Timing
tGPR1
SRDCLK period
(Note 2)
80
120
ns
tGPR2
SRDCLK High Time
(Note 2)
30
80
ns
tGPR3
SRDCLK Low Time
(Note 2)
30
80
ns
tGPR4
RXDAT and RXCRS setup to
↑ SRDCLK
15
ns
tGPR5
RXDAT hold after
↑ SRDCLK
15
ns
tGPR6
RXCRS hold after
↓ SRDCLK
0
ns
tGPR7
CLSN active to first
↑ SRDCLK
(Collision Recognition)
0
ns
tGPR8
CLSN active to
↑ SRDCLK for
(Note 3)
51.2
s
Address Type Designation Bit
tGPR9
CLSN setup to last
↑ SRDCLK for
210
ns
Collision Recognition
tGPR10
CLSN active
110
ns
tGPR11
CLSN inactive setup to first
↑ SRDCLK
300
ns
tGPR12
CLSN inactive hold to last
↑ SRDCLK
300
ns
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