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參數(shù)資料
| 型號： | AM79C965KCW |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 3 CHANNEL(S), LOCAL AREA NETWORK CONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 204/220頁 |
| 文件大?。?/td> | 1197K |
| 代理商： | AM79C965KCW |
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AMD
P R E L I M I N A R Y
84
Am79C965
Bus Master and Bus Slave Data
Byte Placement
The general rule of data placement is that the active
data byte lanes are indicated by the byte enable signals
for all transfers. Note that during all master read opera-
tions, the PCnet-32 controller will always activate all
byte enables, even though some byte lanes may not
contain “valid” data as indicated by a buffer pointer
value. In such instances, the PCnet-32 controller will in-
ternally discard unneeded bytes.
Note that in all 32-bit environments, regardless of the
mode settings, the placement of data bytes on the data
bus during all PCnet-32 controller bus operations (mas-
ter and slave) will proceed in accordance with the data
byte duplication rules of the Am386DX. The Am386DX
requirement is for duplication of active data bytes in cor-
responding lower-half byte lanes when the access is a
byte or word access that utilizes the upper half of the
data bus. PCnet-32 controller performs data byte dupli-
cation in this manner. The Am386DX does not indicate
byte duplication when the active data bytes of a byte or
word access are exclusively contained in the lower half
of the data bus, therefore, the PCnet-32 controller will
not perform data byte duplication in this case. Byte
duplication for bus master writes and bus slave reads
will follow Table 25.
A[1:0] in the table refer to software pointers, since A[1:0]
pins do not physically exist in the system. (Software
pointers include I/O address software pointers in the
driver code for I/O accesses to the PCnet-32 controller,
or software pointers for the initialization block, descrip-
tor areas or buffer areas that are used by the PCnet-32
controller during master accesses.)
For master read operations, the PCnet-32 controller ex-
pects data according to the byte enable signaling only.
Byte lanes with inactive byte enables are expected to
carry invalid data.
For slave write operations, the PCnet-32 controller ex-
pects data according to the byte enable signaling only.
Byte lanes with inactive byte enables are expected to
carry invalid data.
For master write operations, the PCnet-32 controller will
produce data as indicated in Table 25.
For slave read operations, the PCnet-32 controller will
produce data as indicated for the BSWP = 0 cases in
Table 25, regardless of the actual setting of the BSWP
bit.
相關PDF資料 |
PDF描述 |
|---|---|
| AM80A-024L-120F18 | 1-OUTPUT 240 W DC-DC REG PWR SUPPLY MODULE |
| AJ80A-024L-033F50 | 1-OUTPUT 240 W DC-DC REG PWR SUPPLY MODULE |
| AM93LC66S | 4096-bits Serial Electrically Erasable PROM |
| AM93LC66SA | 4096-bits Serial Electrically Erasable PROM |
| AM93LC66VN | 4096-bits Serial Electrically Erasable PROM |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AM79C970 | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnetTM-PCI Single-Chip Ethernet Controller for PCI Local Bus |
| AM79C970A | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970AKC | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970AKC\\W | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Advanced Micro Devices 功能描述: |
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