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參數(shù)資料
| 型號： | AM79C965KCW |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 3 CHANNEL(S), LOCAL AREA NETWORK CONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 183/220頁 |
| 文件大小： | 1197K |
| 代理商： | AM79C965KCW |
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P R E L I M I N A R Y
AMD
65
Am79C965
ADS
T2
BCLK
T1
T2
Ti
A4–A31,
M/
IO, D/C
A2–A3,
BE0–BE3
RDYRTN
W/
R
BRDY
BLAST
HOLD
HLDA
T1
T2
T1
Ti
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
Ti
18219B-16
Figure 13. FIFO DMA Read Followed by Linear Burst
Read During a Single Bus Mastership Period
Linear Burst DMA BLAST Signal Timing
Linear burst cycles are requested by the PCnet-32 con-
troller by deasserting the
BLAST signal (i.e. BLAST = 1).
When
BLAST is deasserted by the PCnet-32 controller,
the slave device is under no obligation to provide
BRDY.
Instead, it may provide
RDYRTN in response to each of
the PCnet-32 controller transfers. If
RDYRTN is as-
serted during accesses in which the PCnet-32 controller
has deasserted
BLAST, then the current transfer reverts
to ordinary burst-cycle (see FIFO DMA Transfer
section).
When
BLAST is asserted, it signals the end of the cur-
rent linear burst sequence.
In a cycle in which
BLAST is asserted and following the
assertion of either
RDYRTN and/or BRDY by the slave
device, the PCnet-32 controller may either relinquish
the bus or it may initiate a new sequence of linear burst
transfers without relinquishing the bus. If the PCnet-32
controller continues with a new sequence of linear burst
transfers, the address asserted during the next T1 cycle
will always be the next address in sequence from the
previous T2 cycle. In other words, the PCnet-32 control-
ler will never execute cycles within a single bus master-
ship period that are not both ascending and contiguous,
with the exception of the descriptor DMA accesses de-
scribed above.
The decision to continue bus ownership will depend
upon several variables, including the state of the receive
or transmit FIFO. All factors related to this decision are
discussed later in this section.
Figure 14 illustrates a typical case of multiple linear
burst sequences being performed during a single bus
mastership period.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AM80A-024L-120F18 | 1-OUTPUT 240 W DC-DC REG PWR SUPPLY MODULE |
| AJ80A-024L-033F50 | 1-OUTPUT 240 W DC-DC REG PWR SUPPLY MODULE |
| AM93LC66S | 4096-bits Serial Electrically Erasable PROM |
| AM93LC66SA | 4096-bits Serial Electrically Erasable PROM |
| AM93LC66VN | 4096-bits Serial Electrically Erasable PROM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AM79C970 | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnetTM-PCI Single-Chip Ethernet Controller for PCI Local Bus |
| AM79C970A | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970AKC | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:PCnet-PCI II Single-Chip Full-Duplex Ethernet Controller for PCI Local Bus Product |
| AM79C970AKC\\W | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Advanced Micro Devices 功能描述: |
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