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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 116/605頁(yè) |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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The PowerPC Core
MOTOROLA
MPC801 USER’S MANUAL
6-25
6
6.5 THE LOAD/STORE UNIT
The load/store unit handles all data transfers between the register file and chip internal bus.
It is implemented as an independent execution unit so that stalls in the memory pipeline do
not cause the master instruction pipeline to stall, unless there is a data dependency. The
unit is fully pipelined so that memory instructions of any size can be issued on back-to-back
cycles.
There is a 32-bit wide data path between the load/store unit and fixed-point register file.
Single-word accesses to the internal on-chip data RAM require one clock, which results in
two clock latencies and double-word accesses require two clocks, which results in three
clock latencies. As the internal bus is 32 bits wide, double-word transfers take two bus
accesses. The load/store unit implements all of the PowerPC load/store instructions in
hardware, including unaligned and string accesses. The following is a list of the load/store
unit’s main features:
Supports many instructions
A two entry load/store instruction address queue
Pipelined operation
Minimal load latency–2 clocks (using 1 clock on-chip data RAM)
Minimal store latency–1 clock. The load/store unit ends the store execution in 2 clocks
using 1 clock on-chip data RAM.
Load/store multiple and string instructions synchronize
Support of load/store breakpoint/watchpoint detection (address and data)
Figure 6-6 illustrates a conceptual block diagram of the load/store unit and its two queues.
The address queue is a 2-entry queue shared by all load/store instructions and the
fixed-point data queue is a 2-entry, 32-bit wide queue that holds fixed-point data. The
load/store unit has a dedicated writeback bus so that loaded data received from the internal
bus is written directly back to the fixed-point or floating-point register files.
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