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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 40/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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External Signals
MOTOROLA
MPC801 USER’S MANUAL
2-3
2
TA
B2
Transfer Acknowledge
addressed in the current transaction has accepted the data transferred by the master (write) or has
driven the data bus with valid data (read). The signal behaves as an output when the memory controller
takes control of the transaction. the only exception occurs when the memory controller is controlling the
slave access by means of the gpcm and the corresponding option register is instructed to wait for an
external assertion of the transfer acknowledge line. every slave device should negate the ta signal after
the end of the transaction and immediately three-state it to avoid contentions on the line if a new
transfer is initiated addressing other slave devices. A pull-up resistor should be connected to this signal
to keep a master device from detecting the assertion of this signal when no slave is addressed in a
transfer or when the address detection for the addressed slave is slow.
—This bidirectional three-state signal indicates that the slave device
TEA
A1
Transfer Error Acknowledge
current transaction. It is driven asserted by the MPC801 when the bus monitor does not detect a bus
cycle termination within a reasonable amount of time. The assertion of TEA causes the termination of
the current bus cycle, thus ignoring the state of TA.
—This open-drain signal indicates that a bus error occurred in the
BI
D3
Burst Inhibit
current burst transaction is unable to support burst transfers. The signal behaves as an output when
the memory controller takes control of the transaction. When the MPC801 drives out the signal for a
specific transaction, it asserts or negates BI during the transaction according to the value specified by
the user in the appropriate control registers. It negates the signal after the end of the transaction and
immediately three-states it to avoid contentions if a new transfer is initiated addressing other slave
devices.
—This bidirectional three-state signal indicates that the slave device addressed in the
RSV
IRQ2
G4
Reservation
indicate that the internal core initiated a transfer as a result of a
Interrupt Request 2
—This input is one of the eight external signals that can request (by means of the
internal interrupt controller) a service routine from the core.
—This three-state signal is output by the MPC801 in conjunction with the address bus to
stwcx
or
lwarx
instruction.
KR/RETRY
IRQ4
I2
Kill Reservation
initiated a transaction as the result of a
Retry
—This input signal is used by the slave device to indicate that it is unable to accept the
transaction. The MPC801 must relinquish ownership of the bus and initiate the transaction again after
winning the bus arbitration.
Interrupt Request 4
—This input signal is one of the eight external signals that can request (by means
of the internal interrupt controller) a service routine from the core. It should be noted that the interrupt
request signal that is sent to the interrupt controller is the logical AND of this signal (if defined to function
as IRQ4) and the DP1/IRQ4 (if defined to function as IRQ4).
—This input is used as a part of the storage reservation protocol when the MPC801
stwcx
instruction.
CR
IRQ3
D1
Cancel Reservation
Interrupt Request 3
of the internal interrupt controller) a service routine from the core. It should be noted that the interrupt
request signal that is sent to the interrupt controller is the logical AND of this signal (if defined to function
as IRQ3) and the DP0/IRQ3 if defined to function as IRQ3.
—This input signal is used as a part of the storage reservation protocol.
—This input signal is one of the eight external signals that can request (by means
D[0:31]
See Table 2-2
for pin
breakout
Data Bus
MPC801 and all other devices. Although the data path is a maximum of 32 bits wide, it can be
dynamically sized to support 8-, 16-, or 32-bit transfers. D0 is the most-significant bit of the data bus.
—This bidirectional three-state bus provides the general-purpose data path between the
DP0
IRQ3
M5
Data Parity
data bus lane D[0:7] by transferring to a slave device initiated by the MPC801. The parity function can
be defined independently for each one of the addressed memory banks (if controlled by the memory
controller) and for the rest of the slaves sitting on the external bus.
Interrupt Request 3
—This input signal is one of the eight external signals that can request (by means
of the internal interrupt controller) a service routine from the core. It should be noted that the interrupt
request signal that is sent to the interrupt controller is the logical AND of this signal (if defined to function
as IRQ3) and the CR/IRQ3 if defined to function as IRQ3.
0
—This bidirectional three-state signal provides parity generation and checking for the
Table 2-1. Signal Descriptions (Continued)
PIN NAME
PIN NUMBER
DESCRIPTION
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XPC801ZP40 | Microprocessor |
| XPC821ZP40 | Microprocessor |
| XPC823ZP25 | Microprocessor |
| XPC823ZP50 | Microprocessor |
| XPC8241LZP166 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XPC801ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC821ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC823CVR66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點(diǎn):- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應(yīng)商設(shè)備封裝:357-PBGA（25x25） 包裝:托盤 |
| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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