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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 121/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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The PowerPC Core
6-30
MPC801 USER’S MANUAL
MOTOROLA
6
String instructions are broken into a series of aligned bus accesses. Figure 6-8 illustrates
the maximum number of bus cycles needed for string instruction execution.
Figure 6-8. Number of Bus Cycles Needed For
String Instruction Execution
6.5.10 Stalling Storage Control Instructions
A storage control instruction waits one clock before it is taken.
6.5.11 Accessing Off-Core Special Registers
Access to special registers that are implemented off-core is executed by the load/store unit
via the internal bus using a special cycle. Refer to
Section 6.3.1.1 Physical Location of
Special Registers
for detailed information. If the access terminates in a bus error, then an
implementation dependent software emulation interrupt is taken. All write operations to
off-core special registers are previously synchronized. In other words, the instruction is not
taken until all prior instructions terminate.
6.5.12 Storage Control Instructions
Cache management instructions and lookaside buffer management instructions are
implemented by the load/store unit. These instructions are implemented using special write
cycles that are issued to the data cache interface.
Table 6-13. Load/Store Instructions Timing
INSTRUCTION TYPE
LATENCY
CLEARED FROM LOAD/STORE UNIT
DATA CACHE
EXTERNAL MEMORY
DATA CACHE
EXTERNAL MEMORY
Fixed-Point Single Target
Register Load (Aligned)
2 Clocks
5 Clocks
2 Clocks
5 Clocks
Fixed-Point Single Target
Register Store (Aligned)
1 Clock
1 Clock
2 Clocks
5 Clocks
Load/Store Multiple
1 + N
1 + N
NOTE:
N denotes the number of registers transferred.
00’h
04’h
08’h
0C’h
10’h
14’h
18’h
00
04
08
0C
10
14
18
01
05
09
0D
11
15
19
02
06
0A
0E
12
16
1A
03
07
0B
0F
13
17
1B
2 BUS CYCLES
WORD
TRANSFERS
3 BUS CYCLES
2 BUS CYCLES
3
N
N
1
+
3
+
+
3
N
N
1
+
3
+
+
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