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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 325/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Controller
15-38
MPC801 USER’S MANUAL
MOTOROLA
15
Figure 15-31. UPM Wait Mechanism Timing For Internal and External
Synchronous Masters
15.2.3.10.4 External Asynchronous Master.
activated to support an asynchronous external master, the wait mechanism operates in a
way that allows the AS signal to behave as the external wait signal. The user-programmable
machine enters a wait state if, after synchronizing it, the AS signal is asserted and the
WAEN bit in the current UPM word is enabled. In an analogous way to the behavior
explained above, the value of the external pins driven by the user-programmable machine
remains as indicated in the previous word read by the user-programmable machine.
When the user-programmable machine is
To exit the wait state, the AS signal should be negated, thus causing all external signals
controlled that are by the user-programmable machine to be driven high a circuit delay after
the negation. The external signals are driven in this state until the LAST bit is found in a UPM
word. The TA signal that is driven by the user-programmable machine remains in its
previous value until the AS signal is negated. The TODT bit is relevant in the words read by
the user-programmable machine after AS is negated. Refer to
Master Support
for more information.
Section 15.3 External
When the LAST bit is read in a word of the user-programmable machine RAM array, the
highest priority pending request (if any) is serviced without a “gap cycle” in the external
memory transactions dependent on the disable timer values.
CLKOUT
GCLK1
GCLK2
CSx
GPL1
WAEN
WORD N
WORD N+1
A
C1
C2
C3
C4
C5
C6
C7
C8
UPWAIT
B
C
D
E
F
C9 C10 C11 C12
C13 C14
G
WORD N+2
WAIT
WAIT
WORD N+3
TA
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PDF描述 |
|---|---|
| XPC801ZP40 | Microprocessor |
| XPC821ZP40 | Microprocessor |
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參數(shù)描述 |
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| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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