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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 58/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Reset
MOTOROLA
MPC801 USER’S MANUAL
4-3
4
4.1.3 Internal Hard Reset
When the core finds a reason to assert HRESET, it starts driving the HRESET and SRESET
pins for 512 cycles. When the timer expires, after the 512 cycles, the configuration is
sampled from data pins and the core stops driving the pins. An external pull-up resistor
should drive the HRESET and SRESET pins high and once they are negated a 16-cycle
period passes before the presence of an external (hard/soft) reset is tested. Refer to
Section 4.3.1 Hard Reset
for more information. The causes of internal hard reset are as
follows:
Loss of lock
Software watchdog reset
Checkstop reset
Debug port hard reset
JTAG reset
4.1.3.1 LOSS OF LOCK.
occurs if synchronous external devices use the core input clock. Erroneous operation could
also occur if devices with a PLL use the core clockout. This source of reset can be asserted
if the LOLRE bit in the PLL low-power and reset control register is set. The enabled PLL
loss-of-lock event generates an internal hard reset sequence.
If the PLL detects a loss of lock, erroneous external bus operation
4.1.3.2 SOFTWARE WATCHDOG RESET.
software watchdog reset is asserted. The enabled software watchdog event then generates
an internal hard reset sequence.
After the core watchdog counts to zero, a
4.1.3.3 CHECKSTOP RESET.
is enabled, the checkstop reset is asserted. The enabled checkstop event then generates
an internal hard reset sequence.
If the core enters a checkstop state and the checkstop reset
4.1.3.4 DEBUG PORT HARD RESET.
request from the development tool, an internal hard reset sequence is generated. In this
case, the development tool must reconfigure the debug port. Refer to
Development Serial Data In
for more information.
When the development port receives a hard reset
Section 18.3.3.1.2
4.1.3.5 JTAG RESET.
soft reset sequence will be generated.
When the JTAG logic asserts the JTAG soft reset signal, an internal
4.1.4 External Soft Reset
When an external SRESET is asserted, the core starts driving the SRESET pin. When the
timer expires, after 512 cycles, the debug port configuration is sampled from the DSDI and
DSCK pins and the core stops driving the pin. An external pull-up resistor should drive it high
and once it is negated a 16-cycle period passes before the presence of an external soft reset
is tested.
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