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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 205/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Management Unit
11-30
MPC801 USER’S MANUAL
MOTOROLA
11
The data storage interrupt status register explains how the data TLB error interrupt handler
is invoked. For bit assignments, refer to
Section 7.3.7.3.14 Implementation Specific Data
TLB Error Interrupt
. It is the software’s responsibility to invoke the data storage interrupt
handler.
11.8 MANIPULATING THE TLB
11.8.1 Reloading the TLB
The TLB reload (tablewalk) function is performed in the software, but the hardware assists
in the following ways:
Automatically stores the missed effective data or instruction address and default
attributes in the MI_EPN or MD_EPN
registers, respectively. This value is loaded into
the selected entry on a write to MI_RPN or MD_RPN
for the instruction and data TLB.
Automatically updates the replacement location counter to point to the entry to be
replaced. This value is placed in the index field of the MI_CTR and MD_CTR
registers.
Generates a level one pointer when a
mfspr
Rx, M_TWB is performed by the
concatenation of the level one table base with the level one index. Refer to
Figure 11-2 and Figure 11-3 for details.
Generates a level two pointer when a
mfspr
Rx, MD_TWC is performed by the
concatenation of the level two table base with the level two index.
Performs a write to the TLB entry by loading the tablewalk level two entry value to the
MI_RPN or MD_RPN register.
Makes a special register available for the software tablewalk routine, in addition to the
architecture’s four operating system special registers—SPRG0- SPRG3. This allows
the miss code to save enough general-purpose registers so that it can execute without
corrupting the state of the existing general-purpose registers.
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PDF描述 |
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| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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