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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 243/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
13-6
MPC801 USER’S MANUAL
MOTOROLA
13
DATA
D[0:31]
32
High
Data Bus
assignments:
Data Byte
D[0:7]
D[8:15]
D[16:23]
D[24:31]
—The data bus has the following byte lane
Byte Lane
0
1
2
3
O
Driven by the MPC801 when it owns the external bus and has
initiated a write transaction to a slave device. For single beat
transactions, if A[30:31] and TSIZ[0:1] do not select the byte
lanes for transfer, they will not supply valid data.
I
Driven by the slave in a read transaction. For single beat
transactions, if A[30:31] and TSIZ[0:1] do not select the byte
lanes for transfer, they will not be sampled by the MPC801.
Sampled by the MPC801 when the external master initiates a
transaction and the memory controller is configured to handle
external masters.
DP[0:3]
4
High
Parity Bus
data bus lanes:
Data Bus Byte
D[0:7]
D[8:15]
D[16:23]
D[24:31]
—Each parity signal corresponds to each one of the
Parity Line
DP0
DP1
DP2
DP3
O
Driven by the MPC801 when it owns the external bus and has
initiated a write transaction to a slave device.
Each parity signal has the parity value (even or odd) of the
corresponding data bus byte. For single beat transactions, if
A[30:31] and TSIZ[0:1] do not select the byte lanes for transfer,
they will not have a valid parity line.
I
Driven by the slave in a read transaction. Each parity signal is
sampled by the MPC801 and checked (if enabled) against the
expected value parity value (even or odd) of the corresponding
data bus byte. For single beat transactions, if A[30:31] and
TSIZ[0:1] do not select the byte lanes for transfer, they will not be
sampled by the MPC801 and its parity signals will not be
checked.
TRANSFER CYCLE TERMINATION
TA
1
Low
I
Transfer Acknowledge
transaction was addressed to. It indicates that the slave has
received the data on the write cycle or returned the data on the
read cycle. If the transaction is a burst, TA should be asserted for
each one of the transaction beats.
—Driven by the slave device the current
O
Driven by the MPC801 when the slave device is controlled by the
on-chip memory controller.
Table 13-1. MPC801 System Interface Unit Signals (Continued)
MNEMONIC
PINS
ACTIVE
I/O
DESCRIPTION
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XPC801ZP40 | Microprocessor |
| XPC821ZP40 | Microprocessor |
| XPC823ZP25 | Microprocessor |
| XPC823ZP50 | Microprocessor |
| XPC8241LZP166 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XPC801ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC821ZP40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| XPC823CVR66B2T | 功能描述:IC MPU POWERQUICC 66MHZ 256-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:MPC8xx 標(biāo)準(zhǔn)包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點(diǎn):- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應(yīng)商設(shè)備封裝:357-PBGA（25x25） 包裝:托盤 |
| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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