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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 245/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
13-8
MPC801 USER’S MANUAL
MOTOROLA
13
13.4 OPERATIONS ON THE BUS
The MPC801 generates a system clock output (CLKOUT) signal that sets the frequency of
operation for the bus interface. Internally, the MPC801 uses a phase-lock loop (PLL) circuit
to generate a master clock for all of the core circuitry, including the bus interface that is
phase-locked to the CLKOUT output signal.
All signals for the MPC801 bus interface are specified with respect to the rising-edge of the
external CLKOUT signal and are guaranteed to be sampled as inputs or changed as outputs
with respect to that edge. Since the same clock edge is referenced for driving or sampling
the bus signals, the possibility of clock skew could exist between various modules in a
system because of routing or using multiple clock lines. It is the responsibility of the system
to handle any clock skew problems that could occur as a result of layout, lead-length, and
physical routing.
13.4.1 Basic Transfer Protocol
The basic transfer protocol defines the sequence of actions that must occur on the MPC801
bus to perform a complete bus transaction. A simplified scheme of the basic transfer
protocol is illustrated in Figure 13-3.
Figure 13-3. Basic Transfer Protocol
This protocol provides an arbitration phase and an address and data transfer phase. The
arbitration phase specifies the master that initiates the next transaction. The address phase
specifies the address for the transaction and the transfer attributes that describe the
transaction. The data phase performs the transfer of data if any is to be transferred. It can
transfer a single beat of data (4 bytes or less) for nonburst operations, a 4-beat burst of data
(4
×
4 bytes), an 8-beat burst of data (8
×
2 bytes), or a 16-beat burst of data (16
×
1 bytes).
13.4.2 Single Beat Transfers
During the data transfer phase, data is transferred from master to slave in write cycles or
from slave to master on read cycles. On a write cycle, the master drives the data as soon
as it can, but never before the cycle following the address transfer phase. To avoid electrical
contention, the master considers the “one dead clock cycle” when switching between
drivers. The master can stop driving the data bus as soon as it samples the TA signal
asserted on the rising edge of the CLKOUT signal. On a read cycle the master accepts the
data bus contents as valid at the rising edge of the CLKOUT signal in which the TA signal
is sample asserted.
ARBITRATION
ADDRESS TRANSFER
DATA TRANSFER
TERMINATION
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