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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 362/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Controller
MOTOROLA
MPC801 USER’S MANUAL
15-75
15
Bits 12 and 15—Reserved
These bits are reserved and should be set to 0.
DSA—Disable Timer Period
This bit guarantees a minimum time between accesses to the same memory bank if it is
controlled by the UPMA. The TODT turns on the disable timer in the RAM array and, when
expired, the UPMA allows the machine access to issue a memory pattern to the same
memory region. Accesses to different memory regions can be handled by the same UPMA.
To avoid conflicts with successive accesses to different memory regions, the minimum
pattern in the RAM array for a serviced request should be equal to or greater than the period
established by this bit.
00 = 1-cycle disable period.
01 = 2-cycle disable period.
10 = 3-cycle disable period.
11 = 4-cycle disable period.
G0CLA—General Line 0 Control A
These bits determine the address signal that is output to the GPL0 pin when the UPMA is
selected to control memory access.
000 = A12.
001 = A11.
010 = A10.
011 = A9.
100 = A8.
101 = A7.
110 = A6.
111 = A5.
GPLA4DIS—GPLA4 Output Line Disable
This bit determines whether or not the UPWAITA/GPLA4 pin will behave as an output line
controlled by the corresponding bits in the UPMA array (GPL4A). Be aware that following a
system reset, this bit is set.
0 = UPWAITA/GPLA4 behaves as GPLA4 when the G4T4/DLT3 bit in the UPMA is
interpreted as G4T4 and when the G4T3/WAEN bit in the UPMA is interpreted as
G4T3.
1 = UPWAITA/GPLA4 behaves as UPWAITA when the G4T4/DLT3 bit in the UPMA is
interpreted as DLT3 and when the G4T3/WAEN bit in the UPMA is interpreted as
WAEN.
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