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參數資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數： | 253/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
13-16
MPC801 USER’S MANUAL
MOTOROLA
13
13.4.3 Burst Transfers
The MPC801 uses burst transfers to access 16-byte operands. A burst accesses a block of
16 bytes that is aligned to a 16-byte memory boundary by supplying a starting address that
points to one of the words and requires the memory device to sequentially drive or sample
each word on the data bus. The selected slave device must internally increment the A[28]
and A[29] (A[30] for a 16-bit port size slave device) bits of the supplied address for each
transfer, thus causing the address to wrap around at the end of the four words block.
The address and transfer attributes supplied by the MPC801 remain stable during the
transfers and the selected device terminates each transfer by driving or sampling the word
on the data bus and asserting the TA signal. The MPC801 also supports burst-inhibited
transfers for slave devices that are unable to support bursting. For this type of bus cycle, the
selected slave device supplies or samples the first word the MPC801 points to and asserts
the BI signal with TA for the first transfer of the burst access. The MPC801 responds by
terminating the burst and accessing the remainder of the 16-byte block, thus using three
read/write cycle buses (each one for a word) for a 32-bit port width slave, seven read/write
cycle buses for a 16-bit port width slave, or fifteen read/write cycle buses for a 8-bit port
width slave.
Typical burst transfers assume that the external memory has a 32-bit port size. The MPC801
provides an effective mechanism for interfacing with 16- and 8-bit port size memories that
allow burst transfers to these devices when they are controlled by the internal memory
controller. In this case, the MPC801 tries to initiate a burst transfer as normal. If the slave
device responds a cycle before the transfer acknowledge to the first beat, its port size is
16-/8-bits and that the burst is accepted, the MPC801 completes a burst of 8/16 beats. Each
of the data beats of the burst transfers effectively only 2/1 bytes. It should be noted that this
8-/16-beat burst is considered an atomic transaction, so the MPC801 will not allow other
unrelated master accesses or bus arbitration to intervene between the transfers.
13.4.4 The Burst Mechanism
The MPC801 burst mechanism consists of a signal indicating that the cycle is a burst cycle,
another indicating the duration of the burst data, and a signal indicating whether the slave
is burstable. These signals are in addition to the basic signals of the bus. At the start of the
burst transfer, the master drives the address, its attributes, and the BURST signal to indicate
that a burst transfer is being initiated, along with the assertion of the transfer start signal. If
the slave is burstable, it negates the BI signal. If the slave cannot burst, it asserts the burst
inhibit signal. During the data phase of a burst write cycle the master drives the data. It also
asserts the BDIP signal if it intends to drive the data beat after the current data beat. When
the slave has received the data, it asserts the signal transfer acknowledge to let the master
know it is ready for the next data transfer. The master again drives the next data and asserts
or negates the BDIP signal. If the master does not intend to drive another data beat after the
current one, it negates the BDIP to let the slave know the next subsequent data beat transfer
is the last data of the burst write transfer. During the data phase of a burst read cycle, the
master receives data from the addressed slave. If the master needs more than one data, it
asserts the BDIP signal. When the data is received before the last data, the master
deasserts the BDIP signal and the slave stops driving new data after it receives the negation
of the BDIP signal at the rising edge of the clock.
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