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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 546/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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MOTOROLA
MPC801 USER’S MANUAL
B-1
B
APPENDIX B
APPLICATIONS
This section describes how to move applications from the MC68360 QUICC environment to
the MPC801 PowerQUICC environment. It is assumed that you are familiar with the
differences between the 68K-type bus used by the QUICC and the PowerPC
used by the MPC801. This section is intended to address transferring software from one
application to another.
architecture
B.1 MPC801 BASIC INITIALIZATION
The values given below are valid for the Motorola MPC801 application development system,
but their validity cannot be guaranteed for all other designs. When the MPC801 comes out
of power-on or hard reset, the following sequence occurs:
1. The hardware configuration is sampled on the two last rising edges of CLKOUT before
HRESET is released.
2. The sampled value can either be from the data bus or an internal default configuration.
If, at sampling time, the RSTCONF is asserted, then the configuration is sampled from
the data bus. Otherwise, it is sampled from the internal default.
3. The word sampled on the bus informs the MPC801 of the arbitration type that is
allowed, what the initial interrupt prefix will be, whether or not the memory controller
should be disabled at startup (the general-purpose chip-select machine is disabled,
thus disabling CS0), what the boot port size should be, and what the base address of
the internal memory space is at startup.
Once the reset sequence is completed, the MPC801 should be initialized according to the
following steps.
NOTE
The values written to registers in this example apply to a
particular application and should not be used without first
verifying that they are appropriate for the requirements of the
system being initialized.
1. Initialize the core registers.
MSR and SRR1—0x00001002.
Enables external interrupts, machine check interrupts and recoverable interrupts. This
value does not allow traces or floating-point operation, but enables supervisor mode.
The byte ordering is determined in the LE bit of the MSR.
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