參數(shù)資料
型號(hào)： XPC801ZP25
元件分類(lèi)： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 405/605頁(yè)
文件大?。?/td> 2380K
代理商： XPC801ZP25
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Serial Communication Modules
16-34
MPC801 USER’S MANUAL
MOTOROLA
16
NAK—No Acknowledge
This bit indicates that a transmission was aborted because the last byte transmitted was not
acknowledged.
UN—Underrun
This bit indicates that the I
2
C has encountered a transmitter underrun condition while
transmitting the associated data buffer.
CL—Collision
This bit indicates that a transmission was aborted because the transmitter lost arbitration for
the bus.
F—Full
Since the I2CRD register is the bottom of the receive FIFO, an empty I2CRD indicates that
the receive FIFO is empty.
0 = The I2CRD register is empty.
1 = The I2CRD register has been filled with received data and indications about the V,
L, and OV bits. The core is free to read the contents of the I2CRD register.
However, the F bit should be cleared to receive another character.
E—Empty
Since the I2CTD register is the top of the transmit FIFO, a full I2CTD indicates that the
transmit FIFO is full.
0 = The I2CTD register is full.
1 = The I2CTD register is empty. The core is free to write to the I2CTD register.
However, the E bit should be cleared to receive another character. The I2CTD
register write clears the E bit of the I2CER.
16.3.3.4.8 I
2
C Mask & Interrupt Level Register.
The 8-bit read/write I
2
C mask & interrupt
level register (I2CMR) contains the mask for the F and E bits in the I2CER and the priority
request level of the interrupt. If the proper mask bit in the I2CMR is 1, the corresponding
interrupt in the I2CER is enabled, but if it is zero, the interrupt is masked. This register is
cleared at reset.
Bits 0–2—Reserved
These bits are reserved and should be set to 0.
I2CRL—I
2
C Interrupt Request Level
This bit contains the priority request level of the interrupt sent from the I
2
C controller to the
interrupt request level 0-7.
I2CMR
BIT
0
1
2
3
4
5
6
7
FIELD
RESERVED
I2CRL
F
E
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