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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 547/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Applications
B-2
MPC801 USER’S MANUAL
MOTOROLA
B
DER—0xffe7400f
Sets the decrementer register to 4x10
suitable if your program is running under the MPCbug and you are not willing to claim
any exceptions or handle any exceptions that occur while the program is running. This
is due to the fact that all exceptions trap into the MPCbug. In a normal situation, DER
must be initialized to zero so that all exceptions go to your program instead of entering
debug mode. With this value in the DER, a system hang occurs if there is no
connection at the debug port.
2. Initialize the following system interface unit registers.
IMMR—Set to valid system address
Sets the internal memory map base address, thus allowing the software to calculate
the location of on-chip resources. Notice that setting the IMMR has the same effect as
the value sampled in the ISB field on the data bus at system start-up. This value
changes based on the base address used in a particular system design and accesses
to memory-mapped registers should fit within a particular board’s memory map.
SIUMCR—OR the existing value with 0x00032640
This three-states SPKROUT, enables the GPL pin functionality, enables IRQ6,
prevents the debugger from accessing address lines 8:15, and enables parity.
SYPCR—0xffffff88
Enables the bus monitor, causes SWT to stop when freeze is asserted, and clears the
SWT timer enable bit. The SWT is set to the maximum period which is 64K clocks.
TBSCR—0x00c2
Freezes the decrementer and timebase counter when freeze is asserted and also
allows the timebase to generate an interrupt when the REFA (REFB) bit is asserted.
PISCR—0x0082
Clears the periodic interrupt status and disables PIT interrupts when freeze is
asserted.
8
iterations. The current values of DER is only
B.1.1 Programming the UPM
The following tables are examples of how to program the UPM for a given type of DRAM.
All example values assume 70ns of DRAM. Each table is a specific type of access and the
starting address of each RAM entry is where the UPM goes for a given type of access. The
current UPM values are only optimized for 70ns of DRAM when the MPC801 is running at
a 50MHz clock. Running at a lower frequency degrades the memory access and causes the
system performance to scale incorrectly when it uses these exact values.
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PDF描述 |
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