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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 555/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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Applications
B-10
MPC801 USER’S MANUAL
MOTOROLA
B
The MPC801 implements a software tablewalk with hardware assistance to perform the
calculation of address required for each search. For more information on TLB operation,
refer to
Section 11.2.1 Translation Lookaside Buffer Operation
Reloading the TLB
for an example of software tablewalk code. The following three figures
demonstrate the flow of instruction or data. The memory management unit obtains the real
address and then gets the data or instruction through the cache or main memory.
and
Section 11.8.1
B.1.3.1 MEMORY PROTECTION.
in an embedded application is to provide memory protection. There are two levels of
protection—level one and level two.
The main reason to use the memory management unit
B.1.3.1.1 Level One Protection.
Level one provides the following memory protection:
Access Protection Group—The access protection register contains 16 fields.The
contents of this field are used according to the group protection mode. In the PowerPC
mode, each field holds the Kp and Ks bits of a corresponding segment register. To be
consistent with the
PowerPC Family: The Programming Environment
value should match the four most-significant bits of the effective page number. In the
domain manager mode, each field holds override information for the page protection
setting. No override, no access override, or free access override modes are supported.
Guarded Protection—The guarded attribute pertains to out-of-order execution. When a
page is designated as guarded, instructions and data cannot be accessed by an
out-of-order execution. When a page is designated as unguarded, out-of-order fetches
and accesses are allowed.
Cache Mode—Writethrough or writeback cache mode is selected.
manual, the APG
B.1.3.1.2 Level Two Protection.
Level two provides the following memory protection:
Privilege or Problem Access Protection—This allows you to program a page access as
privilege only, problem only, or both.
Read or Write Protection.
Page Shared or Not Shared—If the page is marked as shared the address space ID
must match the M_CASID entry.
Cache Enable or Disable.
B.1.3.2 MMU EXAMPLE.
before enabling the memory management unit, or cache. Bits 26 and 27 of the MSR
enable/disable the memory management unit.
You should make sure that accesses to memory are error-free
The following example shows how to set up the memory management unit registers and
multiple table descriptors. In this example it is assumed that read/write memory is located
at address $40000 for the memory translation tables or table descriptors. This example does
not include address translation, so the effective address is identical to the real address. In
this example, the memory management unit is used to implement various cache modes,
privilege protection, and read/write protection.
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| XPC823CZC66A | 制造商:Freescale Semiconductor 功能描述: |
| XPC823CZT66B2 | 制造商:Freescale Semiconductor 功能描述: |
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