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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 262/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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External Bus Interface
MOTOROLA
MPC801 USER’S MANUAL
13-25
13
13.4.5 Transfer Alignment and Packaging
The MPC801 external bus only supports natural address alignment:
Byte access can have any address alignment.
Half-word access must have address bit 31 equal to 0.
Word access must have address bits 30–31 equal to 0.
For burst access must have address bits 30–31 equal to 0.
The MPC801 can perform operand transfers through its 32-bit data port. If the transfer is
controlled by the internal memory controller, the MPC801 can support 8- and 16-bit data port
sizes. The bus requires that the portion of the data bus used for a transfer to or from a
particular port size be fixed. A 32-bit port must reside on data bus bits 0–31, a 16-bit port
must reside on bits 0–15, and an 8-bit port must reside on bits 0–7. The MPC801 always
tries to transfer the maximum amount of data on all bus cycles and for a word operation it
always assumes that the port is 32 bits wide when beginning the bus cycle. In Figures 13-19
and 13-20 and Tables 13-2 and 13-3, the following conventions are adopted:
OP0 is the most-significant byte of a word operand and OP3 is the least-significant byte.
The two bytes of a half-word operand are OP0 (most-significant) and OP1 or OP2
(most-significant) and OP3, depending on the address of the access.
The single byte of a byte-length operand is OP0, OP1, OP2, or OP3, depending on the
address of the access.
Figure 13-19. Internal Operand Representation
Figure 13-20 illustrates the device connections on the data bus.
OP0
OP1
OP2
0
31
WORD
HALF-WORD
BYTE
OP0
OP1
OP2
OP3
OP0
OP1
OP2
OP3
OP3
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