參數(shù)資料
型號(hào)： XPC801ZP25
元件分類(lèi)： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 174/605頁(yè)
文件大?。?/td> 2380K
代理商： XPC801ZP25
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Data Cache
MOTOROLA
MPC801 USER’S MANUAL
10-11
10
10.5.4 Storage Control Instructions in the Data Cache
10.5.4.1 dcbi, dcbst, dcbf AND dcbz INSTRUCTIONS
The
dcbz
,
dcbi
,
dcbst
, and
dcbf
instructions operate on a block basis of cache line, which
is 16 bytes (4 words) long. A data TLB miss exception is generated if the effective address
of one of these instructions cannot be translated and data address relocation is enabled.
10.5.4.2 TOUCH
The
dcbt
and
dcbtst
instructions in the MPC801 operate on a block basis of cache line,
which is 16 bytes (4 words) long. They are treated as a nonoperation if the effective address
of one of these instructions cannot be translated and relocation is enabled.
10.5.4.3 STORAGE SYNCHRONIZATION AND RESERVATION
The
lwarx
and
stwcx
instructions are implemented according to the PowerPC architecture
requirements. When the storage accessed by the
lwarx
and
stwcx
instructions is in
cache-allowed mode, it is assumed that the system works with the single master in this
storage region. Therefore, if a data cache miss occurs, the access on the internal and
external buses does not have a reservation attribute.The MPC801 does not cause the
system data storage error handler to be invoked if the storage accessed by the
lwarx
and
stwcx
instructions is in the writethrough required mode. The MPC801 does not provide
support for snooping an external bus activity outside the chip. The provision is made to
cancel the reservation inside the MPC801 by using the CR and KR input pins. Refer to
Section 13.4.9 Storage Reservation Protocol
for more information.
10.5.5 Reading the Data Cache Structures
To allow debug and recovery actions, the MPC801 allows the content of the tags array as
well as the last copyback address and data buffers to be read. See
Section 10.3.3 Special
Registers of the Data Cache
for details. This operation is privileged and if you try to use it
when the core is in the problem state (MSR
PR
=1), a program interrupt will occur.
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