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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 75/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Clocks and Power Control
5-8
MPC801 USER’S MANUAL
MOTOROLA
5
5.3.3 Operating the PLL Block
The reference signal is sent to the phase comparator that controls the up and down direction
of the charge pump driving the voltage across the external filter capacitor. The direction
selected depends on whether the feedback signal phase lags or leads the reference signal.
The output of the charge pump drives the VCO whose output frequency is divided down and
fed back to the phase comparator for comparison with oscclk. The MF values (0 to 4,095)
are mapped to multiplication factors of 1 to 4,096. Also, when the PLL is operating in 1:1
mode, the multiplication factor is 1(MF=0) and the PLL output frequency is twice the
maximum system frequency. This double frequency is required to generate the GCLK1 and
GCLK2 clocks. Refer to the block diagram in Figure 5-3 for details.
On initial system power-up after keep alive power is lost, power-on reset should be asserted
by the external logic for 3 microseconds after a valid level is reached on the KAPWR supply.
Whenever power-on reset is asserted, the MF bits are set according to Table 5-2 and the
DFNH and DFNL bits in the SCCR are set to the value of 0 (
then programs the SPLL to generate the default system frequency of approximately
16.7MHz for a 32KHz input frequency and 20MHz for a 4MHz input frequency.
÷
1), respectively. This value
5.4 THE LOW-POWER DIVIDER
The output of the PLL is sent to a low-power divider block that generates all other clocks in
normal operation, but divides the output frequency of the VCO before it generates the
SYNCCLK, SYNCCLKS, BRGCLK, and general system clocks sent to the rest of the
MPC801. GCLK1C and GCLK2C are the system timing references for the PowerPC core as
well as the instruction and data caches and memory management units. GCLK1 and GCLK2
are the system timing references for all other modules. GCLK1_50 and GCLK2_50 can
operate at a frequency of half the GCLK1 and GCLK2 frequency. The frequency ratio
between GCLK1/2 and GCLK1/2_50 is determined by the EBDF bit in the SCCR.
The purpose of the low-power divider block is to allow you to reduce and restore the
operating frequencies of different sections of the MPC801 without losing the PLL. Using the
low-power divider block, full chip operation can be obtained at a lower frequency. This
feature is called slow-go or gear mode. The selection and speed of the slow-go mode can
be changed at any time and the changes occur immediately. The low-power divider block is
controlled in the SCCR and its default state is to divide all clocks by one. So, for a 40MHz
system, the SYNCCLK, SYNCCLKS, BRGCLK, and general system clocks are each
40MHz.
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