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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 79/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Clocks and Power Control
5-12
MPC801 USER’S MANUAL
MOTOROLA
5
The purpose of SYNCCLK is to allow the communication modules to continue operating at
a fixed frequency, even when the rest of the MPC801 is operating at a reduced frequency.
Thus, the SYNCCLK allows you to maintain the serial synchronization circuitry at the
preferred rate, while lowering the general system clock to the lowest possible rate. However,
SYNCCLK must always have a frequency at least as high as the general system clock
frequency, be at least two times the preferred serial clock rate, and at least two and half
times the preferred serial clock rate if the timeslot assigner in the serial interface is used.
The SYNC clock frequency is:
The CLKOUT is the same as GCLK2_50. It defaults to VCO/2 = 40MHz, assuming a 40MHz
system frequency. The SCCR controls whether it drives full strength, half strength, or is
disabled. Disabling or decreasing the strength of CLKOUT can reduce power consumption,
noise, and electromagnetic interference on the printed circuit board. When the PLL is
acquiring lock, the CLKOUT signal is disabled and remains in the low state.
5.6 THE PHASE-LOCKED LOOP PINS
The following pins are dedicated to PLL operation.
NOTE
The internal frequency of the MPC801 and the output of the
CLKO pins is dependent on the quality of the crystal circuit and
the MF bits of the PLPRCR. Please refer to the sections on
phase-lock loop for details about PLL performance.
VDDSYN—Drain Voltage
The VDD pin is dedicated to analog PLL circuits. The voltage should be well-regulated and
the pin should be provided with an extremely low-impedance path to the VDD power rail.
VDDSYN should be bypassed to VSSSYN by a 0.1
μ
to the chip package.
F capacitor located as close as possible
VSSSYN—Source Voltage
The VSS pin is dedicated to analog PLL circuits. It should be provided with an extremely low
impedance path to ground and bypassed to VDDSYN by a 0.1
μ
as possible to the chip package. It is recommended that you also bypass VSSSYN to
VDDSYN with a 0.01uF capacitor as close as possible to the chip package.
F capacitor located as close
VSSSYN1—Source Voltage 1
The VSS pin is dedicated to the analog PLL circuits. It should be provided with an extremely
low-impedance path to ground.
FREQsync
DFSYNC
×
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