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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 39/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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External Signals
2-2
MPC801
USER’S MANUAL
MOTOROLA
2
2.1 THE SYSTEM BUS SIGNALS
The MPC801 system bus signals consist of all the lines that interface with the external bus.
Many of these lines perform different functions, depending on how you assign them. The
following input and output signals are identified by their mnemonic name and each signal’s
pin number can be found in Figure 2-1.
Table 2-1. Signal Descriptions
PIN NAME
PIN NUMBER
DESCRIPTION
A[6-31]
See Table 2-2
for pin
breakout.
Address Bus—
the most-significant signal for this bus. The bus is output when an internal master on the MPC801
initiates a transaction on the external bus. The MPC801 is connected to the 26 least-significant bits on
the bus.
The bus is input when an external master initiates a transaction on the bus and it is sampled internally
so the memory controller can control the accessed slave device.
This bidirectional three-state bus provides the address for the current bus cycle. A0 is
TSIZ0
C10
Transfer Size 0
with TSIZ1) by the bus master to indicate the number of operand bytes waiting to be transferred in the
current bus cycle.
This signal is input when an external master initiates a transaction on the bus and it is sampled
internally so the memory controller can control the accessed slave device.
—When accessing a slave in the external bus, this three-state signal is used (together
TSIZ1
B10
Transfer Size 1—
bytes waiting to be transferred in the current bus cycle.
This signal is driven by the MPC801 when it is the owner of the bus. It is input when an external master
initiates a transaction on the bus and it is sampled internally so the memory controller can control the
accessed slave device.
This three-state signal is used by the bus master to indicate the number of operand
RD/WR
C4
Read Write
data transfer. A logic one indicates a read from a slave device and a logic zero indicates a write to a
slave device.
This signal is driven by the MPC801 when it is the owner of the bus. It is input when an external master
initiates a transaction on the bus and is sampled internally so the memory controller can control the
accessed slave device.
—This three-state signal is driven by the bus master to indicate the direction of the bus’
BURST
E1
Burst Transaction
initiated transfer is a burst one.
This signal is driven by the MPC801 when it is the owner of the bus. It is input when an external master
initiates a transaction on the bus; this signal and is sampled internally so the memory controller can
control the accessed slave device.
—This three-state signal is driven by the bus master to indicate that the current
BDIP
GPLB5
C3
Burst Data in Progress
asserts this signal to indicate that the data beat in front of the current one is the one requested by the
master. This signal is negated prior to the expected last data beat of the burst transfer.
General-Purpose Line B5
—This signal is used by the memory controller when the user
programmable machine B (UPMB) takes control of the slave access.
—When accessing a slave device in the external bus, the master on the bus
TS
B1
Transfer Start—
that transfers data to or from a slave device.
This signal is driven by the master only when it has gained ownership of the bus. Every master should
negate this signal before the bus relinquishes. A pull-up resistor should be connected to this signal to
prevent a slave device from detecting a spurious bus accessing it when no master is taking ownership
of the bus.
This signal is sampled by the MPC801 when it is not the owner of the external bus so the memory
controller can control the accessed slave device. It indicates that an external synchronous master
initiated a transaction.
This three-state signal is asserted by the bus master to indicate the start of a bus cycle
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