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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 345/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Controller
15-58
MPC801 USER’S MANUAL
MOTOROLA
15
15.3 EXTERNAL MASTER SUPPORT
The memory controller supports internal bus masters and, if enabled in the SIUMCR
register, it will support accesses initiated by external bus masters. Refer to
Section 12.12.1.1 SIU Module Configuration Register
bus masters are classified into two types:
for more information. The external
Synchronous—Bus masters that work with CLKOUT and the MPC801 bus protocol to
access a slave device.
Asynchronous—Bus masters that implement an asynchronous handshake with the
slave device to perform a data transfer. The MC68030 and MC68360 are examples of
this type of device.
A synchronous master initiates a transfer by asserting the TS signal. The address bus
A[0:31] must be stable throughout the transaction, starting at the rising edge of CLKOUT in
which TS is asserted until the last TA acknowledges the transfer. Since the external master
works synchronously with the MPC801, only setup and hold times near the rising edge of
CLKOUT are important. Assuming the SEME bit in the SIU module configuration register is
set and the TS signal is asserted, the memory controller compares the address with each
one of its defined valid banks. If a match is found, control signals to the memory devices are
generated and the TA signal is supplied to the master. Refer to Figure 15-50 for details.
An asynchronous master initiates a transfer by driving the address bus and asserting the AS
signal. The A[0:31] signals, together with the RD/WR and TSIZE[0:1] signals, must be stable
at setup time before the AS pin is asserted. If the AEME bit in the SIU module configuration
register is set, the memory controller in the MPC801 synchronizes the AS assertion to its
internal clock and generates the control line to the external memory devices. A TA signal is
given to the external master to acknowledge the transaction. All the control signals to the
memory device and the TA signal are negated with the AS pin.
NOTE
When external masters access slaves on the bus, the
internal AT[0:2] signals reaching the memory
controller will be forced to `100'.
The BADDR[28:30] pins should be used to generate addresses to memory devices during
burst accesses. They duplicate the value of the A[28:30] signals when an internal master
initiates a transaction on the external bus. When an external master initiates a transaction
on the external bus, the BADDR[28:30] signals reflect the value of the A[28:30] signals on
the first memory access clock cycle. Afterwards, they behave according to the memory
controller.
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