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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類(lèi)： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 128/605頁(yè) |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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PowerPC Architecture Compliance
MOTOROLA
MPC801 USER’S MANUAL
7-5
7
Since the MPC801 uses a 32-bit wide data bus, the performance is good, rather than
optimal
.
Refer to
Section 6.5.6 Executing Unaligned Instructions
fixed-point unaligned instruction execution and timing and to
Timing
for a description of string instruction timing.
for a description of
Section 6.5.9 Instruction
7.2.3 The Storage Control Instructions
The MPC801 interprets the cache control instructions—
dcbst
,
eieio
, and
dcbtst
—as if they pertain only to the MPC801 cache. These instructions
do not broadcast. Any bus activity caused by these instructions is a direct result of
performing the operation on the MPC801 cache.
icbi
,
isync
,
dcbt
,
dcbi
,
dcbf
,
dcbz
,
7.2.3.1 INSTRUCTION CACHE BLOCK INVALIDATE (icbi)
The effective address is translated by the memory management unit (according to the
MSR
IR
) and the associative block in the instruction cache is invalidated if hit.
7.2.3.2 INSTRUCTION SYNCHRONIZE (isync)
The
isync
instruction waits for all previous instructions to complete and then discards any
prefetched instructions, thus causing the subsequent instruction to be fetched or refetched
from memory and executed.
7.2.3.3 DATA CACHE BLOCK TOUCH (dcbt)
The block associated with this instruction is checked for hit in the cache. If it is a miss, the
instruction is treated as a regular miss, except that the bus error does not cause an interrupt.
If no error occurs, the line is written into the cache.
7.2.3.4 DATA CACHE BLOCK TOUCH FOR STORE (dcbtst)
The block associated with this instruction is checked for a hit in the cache. If it is a miss, the
instruction is treated as a regular miss, except that bus error does not cause an interrupt. If
no error occurs, the line is written into the cache.
7.2.3.5 DATA CACHE BLOCK SET TO ZERO (dcbz)
This instruction is executed according to the definition in
Architecture Book II
.
PowerPC Virtual Environment
7.2.3.6 DATA CACHE BLOCK STORE (dcbst)
This instruction is executed according to the definition in
Architecture Book II
.
PowerPC
Virtual Environment
7.2.3.7 DATA CACHE BLOCK INVALIDATE (dcbi)
The effective address is translated by the memory management unit (according to the
MSR
IR
bit) and the associative block in the data cache is invalidated if hit.
7.2.3.8 DATA CACHE BLOCK FLUSH (dcbf)
This instruction is executed according to the definition in
Architecture Book II
.
PowerPC
Virtual Environment
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