參數(shù)資料
型號(hào)： XPC801ZP25
元件分類(lèi)： 微處理器
英文描述： Microprocessor
中文描述： 微處理器
文件頁(yè)數(shù)： 437/605頁(yè)
文件大小： 2380K
代理商： XPC801ZP25
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Development Support
18-26
MPC801 USER’S MANUAL
MOTOROLA
18
To avoid entering debug mode after reset, the DSCK pin must be negated no later than
seven clock cycles after SRESET negates to allow the processor to jump to the reset vector
and begin normal execution. Entering debug mode immediately after reset, Bit 31
(development port interrupt bit) of the interrupt cause register (ICR) is set. For details, refer
to the timing diagram illustrated in Figure 18-7. When debug mode is disabled, all events
result in regular interrupt handling. The internal freeze signal is asserted whenever an
enabled event occurs, regardless of whether debug mode is enabled or disabled. The
internal freeze signal is connected to all relevant internal modules that can be programmed
to stop all operations in response to assertion of the freeze signal. Furthermore, the freeze
indication is negated when exiting the debug mode. For more information, refer to
Section
18.4.1 Freeze Indication
.
The following list of events could cause the core to enter debug mode. Each event results
in debug mode entry if debug mode is enabled and the corresponding enable bit is set. The
reset values of the enable bits allow the debug mode features to be used without having to
program the debug enable register (DER). For more information, see Table 18-18.
System reset as a result of SRESET assertion
Check stop
Machine check interrupt
Implementation specific instruction TLB miss
Implementation specific instruction TLB error
Implementation specific data TLB miss
Implementation specific data TLB error
External interrupt, recognized when MSR
EE
=1
Alignment interrupt
Program interrupt
Floating-point unavailable interrupt
Decrementer interrupt, recognized when MSR
EE
=1
System call interrupt
Trace asserted when in single or branch trace mode
Implementation dependent software emulation interrupt
Instruction breakpoint is recognized only when MSR
RI
=1 and when breakpoints are
masked. When breakpoints are not masked, they are always recognized.
Load/store breakpoint is recognized only when MSR
RI
= 1 and when breakpoints are
masked. When breakpoints are not masked, they are always recognized.
Peripheral breakpoint from the development port generated by external modules are
recognized only when MSR
RI
=1.
Development port nonmaskable interrupt occurs as a result of a debug station request.
Useful in some catastrophic events like an endless loop when MSR
RI
=0. As a result of
this event, the machine can enter a nonrestartable state.
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