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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁數(shù)： | 180/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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8-24
ColdFire CF4e Core User’s Manual
For More Information On This Product,
Go to: www.freescale.com
SRAM Overview
The MOVEC instruction provides write-only access to this register from the
processor.
Each RAMBAR
can be read or written from the debug module in a similar manner.
All undefined RAMBAR bits are reserved. These bits are ignored during writes to
the RAMBAR and return zeros when read from the debug module.
The valid bits, RAMBAR
n
[V], are cleared at reset, disabling the SRAM modules.
All other bits are unaffected.
Figure 8-9. SRAM Base Address Registers (RAMBAR
n
)
RAMBAR
n
fields are described in detail in Table 8-21.
31
9
8
7
6
5
4
3
2
1
0
Field
BA
WP
D/I
—
C/I SC SD UC
UD
V
Reset
—
0
R/W
W for CPU; R/W for debug
Address
CPU space + 0xC04 (RAMBAR0), CPU space + 0xC05 (RAMBAR1)
Table 8-21. RAMBAR
n
Field Description
Bits
Name
Description
31–9
BA
Base address. Defines the SRAM module’s 0-modulo-size base address corresponding to the size
of space that each module occupies. SRAM alignment is implementation specific. See Table 8-22.
8
WP
Write protect. Controls read/write properties of the SRAM.
0 Allows read and write accesses to the SRAM module
1 Allows only read accesses to the SRAM module. Any attempted write reference generates an
access error exception to the ColdFire processor core.
7
D/I
Data/instruction bus. Indicates whether SRAM is connected to the internal data or instruction bus.
0 Data bus
1 Instruction bus
6
—
Reserved, should be cleared.
5–1
C/I,
SC,
SD,
UC,
UD
Address space masks (AS
n
). These fields allow certain types of accesses to be masked, or
inhibited from accessing the SRAM module. These bits are useful for power management as
described in Section 8.5.5, “Programming RAMBARs for Power Management.” In particular, C/I is
typically set.
The address space mask bits are follows:
C/I = CPU space/interrupt acknowledge cycle mask. Note that C/I must be set if BA = 0.
SC = Supervisor code address space mask
SD = Supervisor data address space mask
UC = User code address space mask
UD = User data address space mask
For each AS
n
bit:
0 An access to the SRAM module can occur for this address space
1 Disable this address space from the SRAM module. If a reference using this address space is
made, it is inhibited from accessing the SRAM module and is processed like any other
non-SRAM reference.
0
V
Valid. Enables/disables the SRAM module. V is cleared at reset.
0 RAMBAR contents are not valid.
1 RAMBAR contents are valid.
F
Freescale Semiconductor, Inc.
n
.
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