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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁(yè)數(shù)： | 332/372頁(yè) |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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12-8
ColdFire CF4e Core User’s Manual
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Test Wrapper
boundary to the first scan-in flop and from the last scan-out flop.
Figure 12-6. Scans and Flops
The ISB is described in Section 12.2.2, “Wrapper Cells.”
12.2.4 Timing
When it is embedded and integrated within a chip, the CF4eTW scan architecture tests the
following:
CF4e inputs for structure and timing
CF4e outputs for structure and timing
The interface between the CF4e output signals and the non-core logic input signals
for structure and timing
The interface between the non-core logic output signals and the CF4e input signals
for structure (and possibly timing)
These operations are described in the following sections.
12.2.4.1 CF4eTW Testing of CF4e Core Inputs
CF4eTW testing of CF4e inputs is a manufacturing test operation. Verification and testing
of CF4e inputs for structure and timing is done by applying vectors through the CF4eTW
scan architecture. Testing is accomplished by launching logic values into the CF4e from the
functional input registers in the CF4eTW scan chain.
The CF4e internal parallel scan chains must capture these launched values. This confirms
that the functional register operates and that connections from the functional register into
the CF4e are correct. If logic values launched into the core are configured as a vector pair
with logic transitions, the logic paths from the interface register into the CF4e are also
verified for timing with reference to the clock cycle. Figure 12-7 describes timing diagram
for an input wrapper to CF4e core scan stuck-at vector.
Head
First
Nonhead
Flop
Tail
Last
Nontail
Flop
Scan chain
A full clock
A full clock
Core Boundary
Routing delays
Routing delays
F
Freescale Semiconductor, Inc.
n
.
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