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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 284/372頁 |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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11-30
ColdFire CF4e Core User’s Manual
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Background Debug Mode (BDM)
enabled on a rising edge of the PSTCLK clock when DSCLK is high; that is, DSI is
sampled and DSO is driven.
Figure 11-17. Maximum BDM Serial Interface Timing
DSCLK and DSI are synchronized inputs. DSCLK acts as a pseudo clock enable and is
sampled, along with DSI, on the rising edge of PSTCLK. DSO is delayed from the
DSCLK-enabled PSTCLK rising edge (registered after a BDM state machine state
change). All events in the debug module’s serial state machine are based on the PSTCLK
rising edge. DSCLK must also be sampled low (on a positive edge of PSTCLK) between
each bit exchange. The msb is sent first. Because DSO changes state based on an internally
recognized rising edge of DSCLK, DSO cannot be used to indicate the start of a serial
transfer. The development system must count clock cycles in a given transfer. C0–C4 are
described as follows:
C0: Set the state of the DSI bit.
C1: First synchronization cycle for DSI (DSCLK is high).
C2: Second synchronization cycle for DSI (DSCLK is high).
C3: BDM state machine changes state depending upon DSI and whether the entire
input data transfer has been transmitted.
C4: DSO changes to next value.
NOTE:
A not-ready response can be ignored except during a
memory-referencing cycle. Otherwise, the debug module can
accept a new serial transfer after 32 processor clock periods.
11.5.2.1 Receive Packet Format
The basic receive packet, Figure 11-18, consists of 16 data bits and 1 status bit.
16
15
0
S
Data Field [15:0]
Figure 11-18. Receive BDM Packet
PSTCLK
DSCLK
Next State
BDM State
Machine
DSO
DSI
Current State
Current
Next
Past
Current
C1
C2
C3
C4
C0
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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