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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 236/372頁 |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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10-4
ColdFire CF4E Core User’s Manual
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Virtual Memory Management Architecture
10.2.3.1 Precise Faults
The MMU architecture performs virtual-to-physical address translation and permission
checking in the core on the K-Bus interface. To support demand-paging, the core design
provides a precise, recoverable fault for all K-Bus references.
10.2.3.2 MMU Access
The MMU TLB control registers are memory-mapped. The TLB entries are read and
written indirectly through the MMU control registers. The memory space for these
resources is defined by a new supervisor program model register, the MMU base address
register (MMUBAR). This register defines a supervisor-mode, data-only space. It has the
highest priority for the data K-Bus address mode determination.
10.2.3.3 Virtual Mode
Every K-Bus instruction and data reference is either a virtual or physical address mode
access. All addresses for special mode (that is, interrupt acknowledges, emulator mode
operations, and so on) accesses are physical. All addresses are physical if the optional
MMU is not present or not enabled. If the MMU is present and enabled, the address mode
for normal accesses is determined by the MMUBAR, RAMBARs, ROMBARs, and ACRs
in normal priority order. Addresses that hit in the MMUBAR, RAMBARs, ROMBARs, and
ACRs are treated as physical references. These addresses are not translated and their
address attributes are sourced from the highest priority mapping register they hit. If an
address hits none of these mapping registers, it is a virtual address and is sent to the MMU.
If the MMU enabled, the default CACR information is not used.
10.2.3.4 Virtual Memory References
The ColdFire MMU architecture references the MMU for all virtual mode accesses to the
K-Bus. MMU, KRAM, KROM, and ACR memory spaces are treated as physical address
spaces and all permissions that apply to these spaces are contained in the respective
mapping register. The virtual mode access either hits or misses in the TLB of the MMU. A
TLB miss generates an access fault in the processor, allowing software to either load the
appropriate translation into the TLB and restart the faulting instruction or abort the process.
Each TLB hit checks permissions based on the access control information in the referenced
TLB entry.
10.2.3.5 Instruction and Data Cache Addresses
For a given page size, virtual address bits that reference within a page are called the in-page
address. All bits above this are the virtual page number. Likewise, the physical address has
a physical page number and in-page address bits. Virtual and physical in-page address bits
are the same; the MMU translates the virtual page number to the physical page number.
Instruction and data caches are accessed with the untranslated K-Bus address. The
translated address is used for cache allocation. That is, caches are virtual-address accessed
F
Freescale Semiconductor, Inc.
n
.
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