
A-2
ColdFire CF4e Core User’s Manual
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// Version 4 ColdFire Reference Design INPUT/OUTPUT SIGNALS
//
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/* Outputs */
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”bistdone”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”bistdata[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”bistfail”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”bisthold”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”maddr[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mtt[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mtm[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mrw”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”msiz[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mwdata[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mwdataoe”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mapb”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mdpb”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”mlockb”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”bdmforceackb”)
set_output_delay { REGSETUP + ( clk_logic_period * ( 1.00 - 0.10 ) ) } -clock
“VCLK” find(port,”so[*]”)
set_output_delay { REGSETUP + ( clk_logic_period * ( 1.00 - 0.10 ) ) } -clock
“VCLK” find(port,”tbso[*]”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
lock “VCLK” find(port,”cpustopb”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”cpuhaltb”)
set_output_delay { REGSETUP + 0.30 + ( clk_logic_period * ( 1.00 - 0.00 ) ) } -
clock “VCLK” find(port,”pstclk”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsientb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsiwrttb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsiwlvt[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsirowst[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsiaddrt[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsisw”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsisv”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsiendb”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsiwrtdb[*]”)
set_output_delay { REGSETUP - 0.20 } -clock “VCLK” find(port,”nsiwtbyted[*]”)
F
Freescale Semiconductor, Inc.
n
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