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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 249/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 10. Memory Management Unit (MMU)
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10-17
MMU Definition
10.5.4 MMU TLB
Each TLB entry consists of two 32-bit fields. The first is the TLB tag entry; the second is
Table 10-10. MMUDR Field Descriptions
Bits
Name
Descriptions
31–10
PA
Physical address. Defines the physical address which is mapped by this entry. The number of bits used
to build the effective physical address if this TLB entry hits depends on the page size field.
9–8
SZ
Page size. Page size for this entry.
SZ
Page Size
Function
00
1 Mbyte
VA[31–20] used for TLB hit
01
4 Kbyte
VA[31–12] used for TLB hit
10
8 Kbyte
VA[31–13] used for TLB hit
11
1 Kbyte
VA[31–10] used for TLB hit
7–6
CM
Cache mode. If a Harvard TLB implementation is used, CM0 is a don’t care for the ITLB. CM is ignored
on writes and always reads as zero for the ITLB.
Instruction cache modes:
1x Page is non-cacheable.
0x Page is cacheable.
Data cache modes
00 Page is cacheable writethrough.
01 Page is cacheable copyback.
10 Page is non-cacheable precise.
11 Page is non-cacheable imprecise.
5
SP
Supervisor protect. Controls user mode access to the page mapped by this entry.
0 Entry is not supervisor protected.
1 Entry is supervisor protected. An attempted user mode access that matches this entry generates an
access error exception.
4
R
Read access enable. Indicates if data read accesses to this entry are allowed. If a Harvard TLB
implementation is used, this bit is a don’t care for the ITLB. This bit is ignored on writes and always
reads as zero for the ITLB.
0 Do not allow data read accesses. Attempted data read accesses that match this entry generate an
access error exception.
1 Allow data read accesses.
3
W
Write access enable. Indicates if data write accesses are allowed to this entry. If separate ITLB and
DTLBs) are used, W is a don’t care for the ITLB. W is ignored on writes and reads as zero for the ITLB.
0 Do not allow data write accesses. Attempted data write accesses that match this entry generate an
access error exception.
1 Allow data write accesses.
2
X
Execute access enable. Indicates if instruction fetches to this entry are allowed. If separate ITLB and
DTLBs are is used, X is a don’t care for the DTLB. X is ignored on writes and reads as zero for the
DTLB.
0 Do not allow instruction fetches. Attempted instruction fetches that match this entry cause an access
error exception.
1 Allow instruction fetch accesses.
1
LK
Lock entry bit. Indicates if this entry is included in the replacement algorithm. TLB hits of locked entries
do not update replacement algorithm information.
0 Include this entry when determining the best entry for a TLB allocation.
1 Do not allow this entry to be selected by the replacement algorithm.
0
—
Reserved, should be cleared. Writes are ignored and reads return zeros.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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