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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 273/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 11. Debug Support
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11-19
Programming Model
11.4.6 Data Breakpoint/Mask Registers (DBR/DBR1,
DBMR/DBMR1)
The data breakpoint registers (DBR/DBR1, Figure 11-10), specify data patterns used as
part of the trigger into debug mode. DBR
n
bits are masked by setting corresponding
DBMR bits, as defined in TDR.
Table 11-13 describes DBR
n
fields.
6
NPL
Non-pipelined mode. Determines whether the core operates in pipelined or mode.
0 Pipelined mode
1 Non-pipelined mode. The processor effectively executes one instruction at a time with no
overlap. This adds at least 5 cycles to the execution time of each instruction. Superscalar
instruction dispatch is disabled when operating in this mode. Given an average execution latency
of 1.6, throughput in non-pipeline mode would be 6.6, approximately 25% or less of pipelined
performance.
Regardless of the NPL state, a triggered PC breakpoint is always reported before the triggering
instruction executes. In normal pipeline operation, the occurrence of an address or data breakpoint
trigger is imprecise. In non-pipeline mode, triggers are always reported before the next instruction
begins execution and trigger reporting can be considered precise.
An address or data breakpoint should always occur before the next instruction begins execution.
Therefore, the occurrence of the address/data breakpoints should be guaranteed.
5
—
Reserved, should be cleared.
4
SSM
Single-step mode. Setting SSM puts the processor in single-step mode.
0 Normal mode.
1 Single-step mode. The processor halts after execution of each instruction. While halted, any
BDM command can be executed. On receipt of the
GO
command, the processor executes the
next instruction and halts again. This process continues until SSM is cleared.
3
OTE
Ownership-trace enable.
1 The display of the ASID on the PSTDDATA outputs by entering in user mode, by loading the
ASID by a MOVEC, or by executing a BDM SYNC_PC command.
3–0
—
Reserved, should be cleared.
31
0
Field
Data (DBR/DBR1); Mask (DBMR/DBMR1)
Reset
Uninitialized
R/W DBR and DBR1 are accessible in supervisor mode as debug control register 0x0E and 0x1E, using the
WDEBUG instruction and through the BDM port using the
RDMREG
and
WDMREG
commands.
DBMR and DBMR1 are accessible in supervisor mode as debug control register 0x0F and 0x1F, using the
WDEBUG instruction and via the BDM port using the
WDMREG
command.
DRc[4–0]
0x0E (DBR), 0x1E (DBR1); 0x0F (DBMR), 0x1F (DBMR1)
Figure 11-10. Data Breakpoint/Mask Registers (DBR/DBR1 and DBMR/DBMR1)
Table 11-12. CSR Field Descriptions (Continued)
Bits
Name
Description
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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