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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 350/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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12-26
ColdFire CF4e Core User’s Manual
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BIST
12.3.8 Memory Data Retention
For maximum efficiency, the data retention scheme initializes all memories and places each
in a hold state at the appropriate time. Two data retention holds occur automatically during
background 5-A. As Figure 12-17 shows, the first hold occurs when memories under test
are initialized with 5s; a second occurs when they are initialized with As.
Figure 12-17. March C+ Algorithm
The bisthold output indicates that all memories under test are in hold state. At that time, the
user begins counting the hold time on the memories. When bistrelease is asserted, the hold
is released and testing continues. bistrelease should be negated before the end of the next
march part. Steps for data retention are as follows:
1. Assert PBIST (MTMOD = 101) or EBIST (MTMOD = 110)
2. When bisthold is asserted, the user can start a data retention counter. (Assume
bistrelease is negated.)
3. Assert bistrelease to release hold on memories and continue testing.
4. To perform data retention on inverse data, negate bistrelease and repeat steps 2 and
3.
The bistfail signal asserts if a memory failure occurs during the next read of the array. The
internal controller initializes all memories in each group if memory staging is required; that
is, power consumption becomes a criterion because of the number of memories under test.
The internal controller releases the first group so one group can be tested at a time. This
complication is not apparent to the user.
BIST ROM controllers include data retention logic for consistency when testing other
memories with data retention, not for ROM data retention testing itself. For example, when
all memories on a chip are tested in PBIST mode with data retention, the clock may not
always be asserted during the actual data retention. Therefore, ROM BIST logic should
contain hold logic to prevent the ROM BIST controller from becoming lost. For ROM
BIST, the hold occurs after a read has completed.
If data retention is not desired, assert bistrelease throughout the test. At least two processor
clock delays occur for each hold.
12.3.9 Timing
The following sections describe how to determine the clock cycle count and provide BIST
timing examples.
Inc (w5); Inc (r5,wA,rA); Inc (rA,w5,r5); dec (r5,wA,rA); dec(rA,w5,r5); dec (r5)
Hold2
Hold1
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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| V4FFS5Z18F12C3F12B3F | 制造商:TDK 功能描述:Vega universal input SMPSU,5/2x12V 450W |
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