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參數(shù)資料
| 型號(hào)： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊(cè) |
| 文件頁數(shù)： | 351/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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Chapter 12. Test
12-27
BIST
12.3.9.1 Memory Clock Determination
For tests using the March C+ algorithm, note that the algorithm has six parts, each with a
READ-WRITE protocol. Each protocol requires six clock cycles to conduct an rwr, r, or w
sequence, three data backgrounds, and the number of address locations. The example in
Figure 12-18 determines the minimum cycle count for a 512 x 32 RAM with one clock
cycle read and write protocols.
NOTE:
This example does not factor in initialization time.
Figure 12-18. 512 x 32 RAM BIST Clock Cycles
ROM array cycles have three parts to each READ sequence (three clocks per address). The
read through the memory occurs twice. The example in Figure 12-19 is for a 512 x 32 ROM
with 1 clock cycle read protocols. This example does not factor in initialization time.
Figure 12-19. 512 x 32 ROM BIST Clock Cycles
The clock cycle determination for PBIST and each EBIST is calculated in Figure 12-4 with
examples of an 8-Kbyte cache and a 4-Kbyte RAM. As discussed above, BIST test requires
6 clock cycles per address, the March C+ test has six parts for a complete test, there are
three backgrounds applied per BIST test, and there are eight tests run for a complete EBIST
test, given a data array of width 32.
A PBIST test is completed when the largest array has finished or when a failure occurs on
an array. The variable X accounts for extra clock cycles, including core initialization, BIST
reset, and holds associated with data retention. During the beginning of a BIST test, there
are 16 processor clocks for core initialization and 12 processor clocks for BIST reset
initialization. Each restart of the BIST test during EBIST mode requires another BIST reset
initialization. For an PBIST test without data retention, X is 28 processor clocks. A few
cycles should be padded at the end of a PBIST mode test to wait for bistdone to assert.
Table 12-4. BIST Cycles
Parameter
Data Array (8K)
RAM Array (4K)
Tag Array (8K)
Max address space (MAS)
2048
1024
512
Clks/March C+ algorithm part (part offset: P)
6
×
2048 = 12288
6
×
12288 = 73728
6
×
1024 = 6144
6
×
6144 = 36864
6
×
512 = 3072
6
×
3072 = 18432
Clocks/March C+ algorithm
(background offset: B)
Clocks/March C+ algorithm with three backgrounds
(Test Offset: T)
3
×
73728 = 221184
3
×
36864 = 110592
3
×
18432 = 55296
(512 words x 6 cycles/word) x (6 parts/March C+ algorithm) x (3 backgrounds) = 55296 cycles
(512 words x3 cycles/word) x (2 read parts) = 3072 cycles
F
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
.
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