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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 220/372頁 |
| 文件大?。?/td> | 4286K |
| 代理商： | V4ECFUM |
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9-6
ColdFire CF4E Core User’s Manual
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ColdFire Master Bus
9.3 ColdFire Master Bus
The ColdFire architecture implements a hierarchy of buses to provide interconnection and
necessary bandwidth among system components such as processors and peripherals. The
M-Bus is the system interconnect between multiple masters (including processors) and the
system integration module (SIM). The SIM provides additional connectivity to an optional
internal S-Bus that contains on-chip peripheral modules and to the external system through
the E-Bus. The M-, S-, and E-Buses use a Motorola-defined bus protocol. Providing this
bus protocol support allows integration of devices at any level in the system.
The ColdFire architecture supports multiple clock frequency domains. A ColdFire
processor can operate at any integer multiple of the M-Bus clock frequency. The M-Bus
interface is the boundary from the processor’s clock domain to the M-Bus clock
domain.The following sections describe specific M-Bus protocols needed to support the
multiple clock domains and give system clocking guidelines.
9.3.1 M-Bus Signals
Table 9-2 defines required M-Bus signals. These signals are described as viewed by the bus
master. Although signal timings are referenced to the system clock, the system clock is not
considered a bus signal. Clock routing is expected to meet application requirements.
In this chapter, bus cycle refers to a request to transfer data between the bus master and a
slave device.
121
Input
krom1do
[31:0]
KROM1 data output
122
Input
krom1vldrst
—
KROM1 valid at reset
1
Bus widths are specified using vector notation. A dash (—) in this column indicates a scalar (1-bit) signal.
The MRDATA[31:0] input capture register is only loaded by the termination of an M-Bus data phase.
Because mahb and mtab are driven into combinational logic before being registered, they have a greater setup
timing requirement.
miplb[2:0] and mrstib are routed into free-running input capture registers.
dsclk, dsdi, and mbkptb are routed into two levels of free-running registers that serve as synchronizers.
2
3
4
5
Table 9-2. M-Bus Signals
Name
Direction
Description
maddr[31:0]
Out
Address bus. Address of the first item of a bus transfer for a normal bus cycle.
mahb
In
Address hold. Asserted to indicate that the address and attributes should be held. mahb
indicates that the SIM is not ready to accept the address phase of the bus cycle. mahb is
also used in bus arbitration to halt the master when it is not granted the M-Bus.
mapb
Out
Address phase. Indicates that the address and attributes are being driven and that the
address phase of the bus cycle is active.
Table 9-1. CF4e Pin Characteristics (Continued)
No.
Type
Name
Bus Width
1
Description
F
Freescale Semiconductor, Inc.
n
.
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