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參數(shù)資料
| 型號： | V4ECFUM |
| 英文描述： | ColdFire CF4e Core User＇s Manual |
| 中文描述： | 核心的ColdFire CF4e用戶手冊 |
| 文件頁數(shù)： | 359/372頁 |
| 文件大小： | 4286K |
| 代理商： | V4ECFUM |
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Appendix A. Core Interface Timing Characteristics
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Go to: www.freescale.com
A-1
Appendix A
Core Interface Timing Characteristics
This appendix provides a Synopsys-compatible timing budget constraint file, which details
the relative input arrival times and output delays for every interface signal in the CF4e core
design. The relative timings are expressed as a fraction of the processor’s cycle time to
provide a relatively technology-independent timing budget.
NOTE:
This appendix is provided as a reference. Actual pin timing is a
function of synthesis methodology, process technology,
place-and-route details, and external signal loading.
In this budget, maximum clock period is the period of the processor’s fast clk; VCLK is
simply a virtual clock reference with the same period as the maximum clock period. The
virtual clock is used as a way to reference input and output timings. The variable
REGSETUP defines the register setup time budget; REGDELAY defines the register output
time budget. These budgets include the actual register setup and clock-to-out times, some
small amount of logic, and the clock skew. Note that these variables must be linked to the
target technology. The variable clk_logic_period is maximum clock period minus both
REGSETUP and REGDELAY.
The relative timings given are designed to provide a good timing budget across a wide range
of process and frequency targets. Table A-1 gives some suggestions for REGSETUP,
REGDELAY, and clock logic period for various process and frequency targets.
.
Table A-1. Timing Budget Variables for Various Process and Frequency Targets
Process and Frequency Target
Maximum Clock Period
REGSETUP
REGDELAY
Clock Logic Period
0.18
μ
to 0.25
μ
200 MHz
5.00 ns
1.00 ns
1.00 ns
3.00 ns
0.13
μ
to 0.25
μ
250 MHz
4.00 ns
0.80 ns
0.80 ns
2.60 ns
0.13
μ
to 0.18
μ
300 MHz
3.33 ns
0.67 ns
0.67 ns
2.00 ns
< 0.13
μ
350MHz
2.86 ns
0.80 ns
1
1
REGSETUP and REGDELAY are padded to account for possible interconnect delay between a transmitted
register and a receiving register .
0.80 ns
1
1.66 ns
< 0.13
μ
400MHz
2.50 ns
0.80 ns
1
0.80 ns
1
1.30 ns
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
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