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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 110/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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108
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
11 Minibridge
(continued)
Table 84. Minibridge Wait-State Control Registers
Byte
Address
0x00700
(0x00710)
(0x00720)
(0x00730)
(0x00740)
(0x00750)
(0x00760)
(0x00770)
0x00701
(0x00711)
(0x00721)
(0x00731)
(0x00741)
(0x00751)
(0x00761)
(0x00771)
0x00702
(0x00712)
(0x00722)
(0x00732)
(0x00742)
(0x00752)
(0x00762)
(0x00772)
0x00703
(0x00713)
(0x00723)
(0x00733)
(0x00743)
(0x00753)
(0x00763)
(0x00773)
0x00704
(0x00714)
(0x00724)
(0x00734)
(0x00744)
(0x00754)
(0x00764)
(0x00774)
Name
Bit(s) Mnemonic
Value
Function
CS0 Read Setup Wait
(CS1 Read Setup Wait)
(CS2 Read Setup Wait)
(CS3 Read Setup Wait)
(CS4 Read Setup Wait)
(CS5 Read Setup Wait)
(CS6 Read Setup Wait)
(CS7 Read Setup Wait)
CS0 Read Width Wait
(CS1 Read Width Wait)
(CS2 Read Width Wait)
(CS3 Read Width Wait)
(CS4 Read Width Wait)
(CS5 Read Width Wait)
(CS6 Read Width Wait)
(CS7 Read Width Wait)
CS0 Read Hold Wait
(CS1 Read Hold Wait)
(CS2 Read Hold Wait)
(CS3 Read Hold Wait)
(CS4 Read Hold Wait)
(CS5 Read Hold Wait)
(CS6 Read Hold Wait)
(CS7 Read Hold Wait)
CS0 Addr Setup Wait
(CS1 Addr Setup Wait)
(CS2 Addr Setup Wait)
(CS3 Addr Setup Wait)
(CS4 Addr Setup Wait)
(CS5 Addr Setup Wait)
(CS6 Addr Setup Wait)
(CS7 Addr Setup Wait)
CS0 Write Setup Wait
(CS1 Write Setup Wait)
(CS2 Write Setup Wait)
(CS3 Write Setup Wait)
(CS4 Write Setup Wait)
(CS5 Write Setup Wait)
(CS6 Write Setup Wait)
(CS7 Write Setup Wait)
7:0
R0SLR
(R1SLR)
(R2SLR)
(R3SLR)
(R4SLR)
(R5SLR)
(R6SLR)
(R7SLR)
R0WLR
(R1WLR)
(R2WLR)
(R3WLR)
(R4WLR)
(R5WLR)
(R6WLR)
(R7WLR)
R0HLR
(R1HLR)
(R2HLR)
(R3HLR)
(R4HLR)
(R5HLR)
(R6HLR)
(R7HLR)
A0SLR
(A1SLR)
(A2SLR)
(A3SLR)
(A4SLR)
(A5SLR)
(A6SLR)
(A7SLR)
W0SLR
(W1SLR)
(W2SLR)
(W3SLR)
(W4SLR)
(W5SLR)
(W6SLR)
(W7SLR)
LLLL LLLL
Read cycle wait-state value, delay to
leading edge of MB_RD.
7:0
LLLL LLLL
Read cycle wait-state value, asser-
tion time for MB_RD.
7:0
LLLL LLLL
Read cycle wait-state value, delay to
deassertion of MB_CS0 (1, 2, 3, 4, 5,
6, 7).
7:0
LLLL LLLL
Any cycle wait-state value, delay from
beginning of cycle to assertion of
MB_CS0 (1, 2, 3, 4, 5, 6, 7).
7:0
LLLL LLLL
Write cycle wait-state value, delay to
leading edge of MB_WR.
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