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參數(shù)資料
| 型號(hào)： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁(yè)數(shù)： | 48/222頁(yè) |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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46
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
6 Operating Control and Status
Overall T8110 operational control and status is configured via registers occupying 0x00100—0x001FC in the
address space.
6.1 Control Registers
General control functions are soft reset, reset configuration, overall master output enables, and data memory con-
figuration. Clocking-specific general control functions are clock register access configuration, phase alignment,
clock fallback, and clock watchdog configuration.
* VCSTART and external buffers descriptor table registers are only relevant if the T8110 interfaces to the PCI bus. If the selected T8110
interface is to the microprocessor bus, this register is [reserved].
6.1.1 Reset Registers
The soft reset and reset select registers control soft reset functions and reset signal masking. Writes to the soft
reset register trigger the corresponding action, and the set bit(s) are automatically cleared.
n
Power-on reset
: nonmaskable:
— At power-on, initialize all T8110 registers (including reset select register) and connection valid flags, and ini-
tialize the T8110 PCI interface. The power-on reset cell test input is controlled via diagnostic register; see Sec-
tion 13.
n
Hard reset
: maskable via reset select register, HRBEB:
— On assertion of RESET#, initialize all T8110 registers (excluding reset select register) and connection valid
flags.
n
PCI reset
: nonmaskable to PCI interface:
— Maskable to T8110 back-end via reset select register, PRBEB.
On assertion of PCI_RST#, initialize the T8110 PCI interface. If unmasked (PRBEB = 1), also initialize all
T8110 registers (excluding reset select register) and connection valid flags.
— Maskable to minibridge port via reset select register, PMBEB.
The PCI_RST# input to the T8110 can be forwarded to the minibridge port, using the GP(2) output (via regis-
ter 0x00503; see Section 9.1 on page 98). Polarity of the forwarded reset is selectable (via register 0x00781;
see Section 11.2 on page 110).
Soft resets are maskable via reset select register, SRBEB, and selectable via soft reset register, SRESR.
n
Soft reset 1: Initialize all T8110 registers (excluding reset select register) and connection valid flags.
n
Soft reset 2: Initialize all T8110 registers (excluding reset select register).
n
Soft reset 3: Reset all interrupt pending registers and the interrupt in-service register.
Table 21. Control Register Map
DWORD
Address
(20 bits)
0x00100
0x00104 Phase alignment select
Register
Byte 3
Byte 2
Byte 1
Byte 0
Master enable
Reserved
Reset select
Soft reset
VCSTART*
Clock register access
select
Fallback trigger, lower
Watchdog EN, lower
Data memory mode select
0x00108
0x0010C
Fallback trigger, upper
Watchdog EN, upper
Fallback type select
Watchdog select,
NETREF
Fallback control
Watchdog select, C8
0x00110
0x00114
External buffers descriptor table—base address register [31:0]*
Failsafe threshold low
Reserved
Failsafe enable and status
Failsafe control
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