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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 50/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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48
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
6 Operating Control and Status
(continued)
*MBREB is only relevant if the T8110 interfaces to the PCI bus. If the selected T8110 interface is to the microprocessor bus, this bit is reserved.
6.1.3 C
onnection Control—Virtual Channel Enable and Data Memory Selector Register
The VC start register is used as an overall enable/disable for virtual channel switching activity, with the option to
synchronize the enabling of switching activity with the internal 8 kHz frame reference (refer to Section 14.2.3 for
more detail). Writes to the VC start register trigger the corresponding action, and the set bit(s) are automatically
cleared.
The data memory mode select register MSbit controls subrate switching enable. The lower 7 bits control the T8110
data memory switching configuration. For more details, see Section 14.2.1.2 on page 148.
There are six data memory configurations as outlined below. (If the T8110 interfaces to the PCI bus, all configura-
tions are valid. If the interface selection is to the microprocessor bus, only the standard switching configurations
1—3 are allowed.)
Table 23. Master Output Enable Register
Byte
Address
0x00103
Name
Bit(s)
Mnemonic
Value
Function
Master Enable
7
AIOEB
0
1
0
1
Individual enables via bits [6:0] (default).
Enable all (same as bits [6:0] = 1111111).
Disable minibridge* (default).
Enable minibridge.
6
MBREB
Note:
If AIOEB is set to 1 to enable all then
MBREB must also be set to 1 to enable the
minibridge.
Disable FGIO (default).
Enable FGIO.
Disable GPIO (default).
Enable GPIO.
Disable H-bus clocks (default).
Enable H-bus clocks.
Disable H-bus data streams (default).
Enable H-bus data streams.
Disable L-bus clocks, L_SC, FG (default).
Enable L-bus clocks.
Disable L-bus data streams (default).
Enable L-bus data streams.
5
FGREB
0
1
0
1
0
1
0
1
0
1
0
1
4
GPIEB
3
HCKEB
2
HDBEB
1
LCKEB
0
LDBEB
Table 24. Virtual Channel Enable and Data Memory Selector Register
Byte
Address
Name
Bit(s)
Mnemonic
Value
Function
0x00104
VCSTART
7:0
VCSSR
0000 0000
0001 0001
0000 0010
0000 0001
0001 0010
NOP (default).
START (enable) VC switching, immediate.
PAUSE (disable) VC switching, immediate.
START VC switching, synchronized to frame.
PAUSE VC switching, synchronized to frame.
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