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參數資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數： | 28/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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26
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
4 PCI Interface
(continued)
Notes:
T8110 PCI I/F has medium decode speed. There is always a two-cycle turnaround between assertion of PCI_FRAME# and assertion of
PCI_DEVSEL#.
All memory writes get posted to the T8110. Turnaround time for the first data phase write is three PCI clocks.
PCI core write FIFO depth = 8, so up to 8 data words can immediately get posted.
For register region access, the application side operates at a faster rate than the PCI side, so the write FIFO will never become full, and
PCI_TRDY# will remain active.
For connection memory access, the application side operates slightly slower than the PCI side, so it is possible to fill the write FIFO. In this
case, the PCI_TRDY# signal is deasserted while the application side catches up.
Figure 7. T8110 PCI Interface
—Burst Write Cycle
Notes:
T8110 PCI I/F has medium decode speed. There is always a two-cycle turnaround between assertion of PCI_FRAME# and assertion of
PCI_DEVSEL#.
Turnaround time for memory reads from the T8110 is variable, depending on the region being accessed, and the synchronization time across
the PCI clock and application clock domains. Initial target latency is typically between 10
—12 PCI clock cycles.
Figure 8. T8110 PCI Interface
—Single Read Cycle
PCI_FRAME#
PCI_IRDY#
PCI_TRDY#
PCI_IDSEL
PCI_DEVSEL#
PCI_CLK
PCI_AD[31:0]
PCI_CBE#[3:0]
PCI_STOP#
PCI_PAR
ADDR
DATA 1
MEM_WR
BYTE ENABLE 1
Addr
Parity
XXXXX
DATA PARITY 1
Data
Parity 2
DATA 2
DATA 3
DATA n-2
DATA n-1
DATA n
Data
Parity n-3
Data
Parity n-2
Data
Parity n-1
Data
Parity n
BEn 2
BEn 3
BEn n-2
BEn n-1
BEn n
PCI_FRAME#
PCI_IRDY#
PCI_TRDY#
PCI_IDSEL
PCI_DEVSEL#
PCI_CLK
PCI_AD[31:0]
PCI_CBE#[3:0]
PCI_STOP#
PCI_PAR
ADDR
MEM_RD
(0x6)
BYTE ENABLE
Addr
Parity
XXXXX
XXXXXXXXXXXXXXXXXXX
XXXXXXXXXXXXXXXXXXX
DATA
Data
Parity
XXXXXXXXXXXX
BYTE ENABLE
XXXXXXXXXXXXXXXXXXX
INITIAL TARGET LATENCY = 10 to 12 clocks (typical)
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