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參數(shù)資料
| 型號(hào)： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 195/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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Agere Systems Inc.
193
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
Appendix B. Register Bit Field Mnemonic Summary
Key to using the table below:
n
Five character alphanumeric designation
n
Character 4 indicates the general register type as follows:
— Divide = load value for divider
— Enable = bit or bits to enable a function
— Load = load value, typically for counter
— Output = output only
— Select = bit or bits select multiple functions
n
Character 5 indicates the size as follows:
— B = bit
— N = nibble
— P = partial register (2, 3, 5, 6, or 7 bits)
— R = register
n
Position column identifies the bit position in the register:
— 0, 1, 2, 3, 4, 5, 6, 7 for bits
— L for lower nibble
— U for upper nibble
— n-m for bit positions in a partial register
Table 133. Mnemonic Summary, Sorted by Name
Mnemonic
A1HLR
A1LOB
A1SLR
A2HLR
A2SLR
A3HLR
A3SLR
A4HLR
A4SLR
A5HLR
A5SLR
A6HLR
A6SLR
A7HLR
A7SLR
ABOEN
ACRSN
AIOEB
BA0LR
BA1LR
BA2LR
BA3LR
BCRSN
C2FEB
Description
Type
Load
Output
Load
Load
Load
Load
Load
Load
Load
Load
Load
Load
Load
Load
Load
Enable
Select
Enable
Load
Load
Load
Load
Select
Enable
Register
0x00717
0x00125
0x00713
0x00727
0x00723
0x00737
0x00733
0x00747
0x00743
0x00757
0x00753
0x00767
0x00763
0x00777
0x00773
0x00220
0x00223
0x00103
0x00110
0x00111
0x00112
0x00113
0x00223
0x0010A
Bit Position
—
7
—
—
—
—
—
—
—
—
—
—
—
—
—
U
L
7
—
—
—
—
U
5
MB_CS1 address hold
APLL1 lock indicator
MB_CS1 address setup
MB_CS2 address hold
MB_CS2 address setup
MB_CS3 address hold
MB_CS3 address setup
MB_CS4 address hold
MB_CS4 address setup
MB_CS5 address hold
MB_CS5 address setup
MB_CS6 address hold
MB_CS6 address setup
MB_CS7 address hold
MB_CS7 address setup
A and B clocks output
A clocks rate
All I/O (master)
DT base address byte 0
DT base address byte 1
DT base address byte 2
DT base address byte 3
B clocks rate
C2 fallback trigger
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