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參數(shù)資料
| 型號(hào)： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 57/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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Agere Systems Inc.
55
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
6 Operating Control and Status
(continued)
The failsafe enable register controls the enable/disable of failsafe operation. For more on failsafe operation, please
see Section 7.7.2 on page 88.
The failsafe sensitivity register allows the failsafe watchdog timer to be desensitized by either 1, 4, 8, or 16 watch-
dog sample clock periods.
The OOL threshold registers allow for programmable threshold times which indicate the APLL1 out-of-lock. Reso-
lution for the threshold value increments is one 32.768 MHz clock period (30.5 ns). The register contains
[count – 1], a value of 0x0000 yields a 30.5 ns threshold. A value of 0xFFFF yields a 1.99 ms threshold. For more
on OOL operation, please see Section 7.7.2 on page 88.
The OOL monitor register allows the user to monitor either the raw APLL1 out-of-lock status, OR the status flag
that indicates that the APLL1 has been out-of-lock for more than the threshold defined in the OOL threshold regis-
ters.
6.1.12
External Buffers—Descriptor Table Base Address
* The external buffers descriptor table base address is only relevant if the T8110 interfaces to the PCI bus. If the selected T8110 interface
is to the microprocessor bus, this register is reserved. For more details, refer to Section 14.2.3.4 on page 160.
6.2 Error and Status Registers
Status 7, 6, and 3—0 registers are writable by the user for clearing specific error bits. Writing a 1 to any of the bits
of these registers will clear the corresponding error bit. The remaining error and status registers are read-only.
Table 34. Extended Buffers Base Addresses
Byte
Address
0x00110
Name
Bit(s)
Mnemonic
Value
Function
Base Address Byte 0
7:0
NA
LLLL LLLL 32-bit base address value for external
buffers descriptor table*.
LLLL LLLL 32-bit base address value for external
buffers descriptor table*.
LLLL LLLL 32-bit base address value for external
buffers descriptor table*.
LLLL LLLL 32-bit base address value for external
buffers descriptor table*.
0x00111
Base Address Byte 1
7:0
NA
0x00112
Base Address Byte 2
7:0
NA
0x00113
Base Address Byte 3
7:0
NA
Table 35. Error and Status Register Map
DWORD
Address
(20 bits)
Register
Byte 3
Byte 2
Byte 1
Byte 0
0x00120
Status 3, latched
clock errors, upper
Status 7, system
errors, upper
Device ID, upper
Reserved
Status 2, latched
clock errors, lower
Status 6, system
errors, lower
Device ID, lower
Reserved
Status 1, transient clock
errors, upper
Status 5 PLL and switching
status
Reserved
Status 9, virtual channel
status
Status 0, transient
clock errors, lower
Status 4 fallback and
failsafe status
Version ID
Status 8, PCI target
queue status
0x00124
0x00128
0x0012C
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