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參數資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數： | 167/222頁 |
| 文件大小： | 2343K |
| 代理商： | T8110 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁當前第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁
Agere Systems Inc.
165
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
14
Connection Control—Standard and Virtual Channel
(continued)
14.2.3.5.1 System Errors Due to Packet Switching
The system error indicators for packet switch activity are located in the system error register, 0x00126. These indi-
cators are inputs to the interrupt controller, and are maskable interrupts. There are eight indicators, as shown
below.
Table 117. System Error Register Address 0x00126
BIT
Mnemonic
Description
7
PMFOB
PCI master, fatal error
—this bit is set when a T8110-initiated PCI cycle results in abnormal
termination, including the following:
n
Requested PCI target does not respond (master abort).
n
Requested PCI target terminates (target abort).
n
Requested PCI target responds with PCI_DEVSEL#, but does not follow with
PCI_TRDY# or PCI_STOP# to allow the cycle to complete (PCI_TRDY# time-out, see
Table 12 on page 34).
n
Requested PCI target retries beyond the retry count (RETRY time-out, see Table 12 on
page 34).
PCI master, external buffer LOCK error—this bit is set when a T8110 descriptor table fetch
indicates the
USER
has locked the external buffer, and T8110 access to the external buffer
is denied.
PCI master, external buffer STALL error—this bit is set when a T8110 descriptor table fetch
indicates that there is a pointer boundary condition (end-of-buffer, or T8110 pointer has
caught up to
USER
pointer), and T8110 access to the external buffer is denied.
PCI master, external buffer STALL error—this bit is set when a T8110 descriptor table fetch
indicates that there is only one external buffer access left before a pointer boundary condi-
tion (end-of-buffer, or T8110 pointer has caught up to
USER
pointer). T8110 access to the
external buffer is allowed.
PCI master, external buffer OVERWRITE warning—this bit is set when a T8110 descriptor
table fetch indicates the
USER
has enabled the T8110 to overwrite unread data in the
external buffer (i.e., override a boundary condition). This is applicable for
push
operation
only.
PCI master, external buffer INITIAL warning—this bit is set when a T8110 descriptor table
fetch indicates the
USER
has not written anything into the external buffer (the initial state of
a
pull
operation).
Virtual channel memory, scratchpad OVERFLOW warning—indicates the calculated
scratchpad current depth has exceeded the overall buffer depth (VC programming error).
NOTIFY_QUEUE OVERFLOW warning—indicates that a request to
push
(or
pull
) a
packet of data did not occur within one frame time (125 us), and T8110's internal data
buffer will get overwritten (
push
) or contain stale data (
pull
).
6
PMLOB
5
PMEOB
4
PMWOB
3
PMOOB
2
PMIOB
1
VCOOB
0
NQOOB
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