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參數(shù)資料
| 型號(hào)： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁(yè)數(shù)： | 124/222頁(yè) |
| 文件大小： | 2343K |
| 代理商： | T8110 |
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122
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
12 Error Reporting and Interrupt Control
(continued)
12.1.9 Interrupt Servicing Registers
12.1.9.1 Arbitration Control Register
The arbitration control register allows for four modes of interrupt control operation as shown below:
n
Disabled. This mode bypasses any interrupt controller operation. No FG or GP inputs are allowed as external
interrupt inputs. SYSERR assertion is a simple logical OR of the internal system error bits. CLKERR assertion is
a simple logical OR of the internal clock error bits.
n
Flat. This mode treats all 48 possible inputs (eight from external FG[7:0], eight from external GP[7:0], 16 from
internal system errors, 16 from internal clock errors) with equal weight, and queues them for in-service via a
round-robin arbitration.
n
Tier, no pre-empting. This mode assigns three priority levels. The highest level is internal clock errors CLK[15:0];
next level is internal system errors SYS[15:0]; lowest level is external errors FG[7:0] and GP[7:0]. Arbitration pri-
ority encodes between the three levels. Multiple interrupts within a level are queued round-robin.
n
Tier, with pre-empting. This mode is the same as tier, with the added ability to pre-empt a current in-service inter-
rupt according to the three priority levels.
12.1.10 PCI_INTA Output Select Register
The PCI_INTA output select register controls whether the internal signal which generates SYSERR also generates
a PCI interrupt PCI_INTA#.
12.1.10.1 SYSERR and CLKERR Output Select Register
The SYSERR output select register controls how the SYSERR signal is asserted (active-high level, active-low
level, active-high pulse, or active-low pulse).
The SYSERR pulse-width register controls how wide the SYSERR pulse is (when selected output format = high or
low pulse). Value corresponds to the number of 32.768
MHz periods – 1.
The CLKERR output select register controls how the CLKERR signal is asserted (active-high level, active-low
level, active-high pulse, or active-low pulse).
The CLKERR pulse-width register controls how wide the CLKERR pulse is (when selected output format = high or
low pulse). Value corresponds to the number of 32.768 MHz periods – 1.
Table 98. Arbitration Control
Register
Byte Address
Name
Bit(s) Mnemonic
Value
Function
0x00610
Arbitration
Control
7:0
JAMSR
0000 0000
0000 0001
0000 0010
0001 0010
Disable interrupt controller (default).
Flat structure (round-robin arbiter).
Tier structure (three levels), no pre-empting.
Tier structure (three levels), pre-empting.
Table 99. PCI_INTA Output Select Register
Byte
Address
Name
Bit(s) Mnemonic
Value
Function
0x00611 PCI_INTA Output Select
7:0
JSPSR
0000 0000
0000 0001
Do not route SYSERR to PCI_INTA (default).
Route SYSERR to PCI_INTA.
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