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參數(shù)資料
| 型號(hào)： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁(yè)數(shù)： | 114/222頁(yè) |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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112
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
11 Minibridge
(continued)
— trdwidth: MB_RD strobe pulse width. Minimum = 15.25 ns (one clock cycle), maximum = 3.9
μ
s
(256 clock cycles) user-programmable via CSn RD width wait register.
— trdholdwait: delay from MB_RD strobe trailing edge to MB_CSn inactive. Minimum = 15.25 ns
(one clock cycle), maximum = 3.9
μ
s (256 clock cycles) user-programmable via CSn RD hold wait register.
— trdsu: read cycle data setup to trailing edge RDn. Minimum = 10 ns.
— trdh: read cycle data hold from trailing edge RDn. Minimum = 0 ns.
— twrsuwait: delay from MB_CSn active to leading edge of MB_WR strobe. Minimum = 15.25 ns
(one clock cycle), maximum = 3.9
μ
s (256 clock cycles) user-programmable via CSn WR setup wait register.
— twrwidth: MB_WR strobe pulse width. Minimum = 15.25 ns (one clock cycle), maximum = 3.9
μ
s
(256 clock cycles) user-programmable via CSn WR width wait register.
— twrholdwait: delay from MB_WR strobe trailing edge to MB_CSn inactive. Minimum = 15.25 ns
(one clock cycle), maximum = 3.9
μ
s (256 clock cycles) user-programmable via CSn WR hold wait register.
— twrsu: write cycle data setup to trailing edge of MB_WR. Minimum = 30.5 ns (two clock cycles).
11.4 Minibridge Operational Addressing
The operating space (in PCI) is from 0x70000—0x7FFFF. The address presented on the minibridge side,
MB_A[15:0], is a straight pass-thru of the PCI_AD[15:0] bits during the address phase of the PCI transaction. The
eight chip selects decode address bits [15:13] so that the chip selects are active in the eight spaces shown in the
table below.
Since the upper address lines are made available on the minibridge side in addition to the chip selects, it is possi-
ble to create variations of the selected spaces using a minimal amount of external logic.
Example: A (posted) write to or (delayed) read from PCI address 0x77A10 would occur at minibridge address
0x7A10, where CS3 was active. The user could choose to use the full 16-bit address (0x7A10) or use CS3 with a
13-bit address 0x1A10 (both are simultaneously available). The timing of the CS signal relative to the read, write
address, and data is set by the parameters for CS3 in PCI registers 0x00730—00737.
Table 86. Minibridge Operating Space (PCI)
A[15:13]
000
001
010
011
100
101
110
111
PCI Space
0x70000—71FFC
0x72000—73FFC
0x74000—75FFC
0x76000—77FFC
0x78000—79FFC
0x7A000—7BFFC
0x7C000—7DFFC
0x7E000—7FFFC
MB Space
0x0000—1FFC
0x2000—3FFC
0x4000—5FFC
0x6000—7FFC
0x8000—9FFC
0xA000—BFFC
0xC000—DFFC
0xE000—FFFC
Chip Select
0
1
2
3
4
5
6
7
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